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公开(公告)号：CN112039525A
公开(公告)日：2020-12-04
申请号：CN202010717304.5
申请日：2020-07-23
申请人： 同济大学
IPC分类号： H03M1/34
摘要： 本发明公开了一种数据加权平均算法模块和模数转换电路，其中数据加权平均算法模块包括不少于三组的并行结构，且并行结构包括连接形成循环体的状态机单元、逻辑比较器、指针产生器和触发器，状态机单元用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息；指针产生器用于根据当前的逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，以使得外部高位电容阵列中的每个电容被选择的几率相同。本发明具有处理数据速度更快、结构简单、功耗低的特点，且使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。
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公开(公告)号：CN111800022B
公开(公告)日：2024-07-09
申请号：CN202010410977.6
申请日：2020-05-15
申请人： 同济大学
摘要： 本申请结合分支线耦合器、双枝整流电路、谐波抑制、小型化等效的特点，提出了一种基于小型化分支线耦合器的宽输入功率范围高效整流电路。该电路由一个小型化的分支线耦合器、两个相同的子整流电路组成。子整流电路的反射系数通过分支线耦合器的作用而相互抵消，降低了由于功率变化导致的输入端反射系数变化的影响，从而使整个电路在宽输入功率范围保持较高的整流效率。同时，带有谐波抑制功能的子整流电路和小型化分支线耦合器可以极大地减少高次谐波对整流效率的影响。
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公开(公告)号：CN112039525B
公开(公告)日：2023-08-29
申请号：CN202010717304.5
申请日：2020-07-23
申请人： 同济大学
IPC分类号： H03M1/34
摘要： 本发明公开了一种数据加权平均算法模块和模数转换电路，其中数据加权平均算法模块包括不少于三组的并行结构，且并行结构包括连接形成循环体的状态机单元、逻辑比较器、指针产生器和触发器，状态机单元用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息；指针产生器用于根据当前的逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，以使得外部高位电容阵列中的每个电容被选择的几率相同。本发明具有处理数据速度更快、结构简单、功耗低的特点，且使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。
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公开(公告)号：CN111800022A
公开(公告)日：2020-10-20
申请号：CN202010410977.6
申请日：2020-05-15
申请人： 同济大学
摘要： 本申请结合分支线耦合器、双枝整流电路、谐波抑制、小型化等效的特点，提出了一种基于小型化分支线耦合器的宽输入功率范围高效整流电路。该电路由一个小型化的分支线耦合器、两个相同的子整流电路组成。子整流电路的反射系数通过分支线耦合器的作用而相互抵消，降低了由于功率变化导致的输入端反射系数变化的影响，从而使整个电路在宽输入功率范围保持较高的整流效率。同时，带有谐波抑制功能的子整流电路和小型化分支线耦合器可以极大地减少高次谐波对整流效率的影响。
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公开(公告)号：CN211859967U
公开(公告)日：2020-11-03
申请号：CN202020807697.4
申请日：2020-05-15
申请人： 同济大学
摘要： 本申请结合分支线耦合器、双枝整流电路、谐波抑制、小型化等效的特点，提出了一种基于小型化分支线耦合器的宽输入功率范围高效整流电路。该电路由一个小型化的分支线耦合器、两个相同的子整流电路组成。子整流电路的反射系数通过分支线耦合器的作用而相互抵消，降低了由于功率变化导致的输入端反射系数变化的影响，从而使整个电路在宽输入功率范围保持较高的整流效率。同时，带有谐波抑制功能的子整流电路和小型化分支线耦合器可以极大地减少高次谐波对整流效率的影响。(ESM)同样的发明创造已同日申请发明专利
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