公开(公告)号：CN119993233A

公开(公告)日：2025-05-13

申请号：CN202411702542.3

申请日：2024-11-26

Applicant: 同济大学

Inventor： 尤鸣宇 ,  任柏宇

IPC: G11C13/00 ,  G06N3/063 ,  G06N3/0464

Abstract: 本发明公开了一种三维忆阻器阵列电路、控制系统及多片协同神经网络计算方法，以支持神经网络片上高速推理计算。首先，搭建三维忆阻器阵列用于支持多通道卷积神经网络特征信息的计算，将计算的矩阵映射到忆阻器阵列的输入和输出端，通过电压和电流之间的关系计算乘积。其次，构建系统单体模块，用于多通道卷积计算和网络模型参数处理。最后，搭建系统整体模块，实现信息传输、多片计算与计算任务调配。该方法不仅提高了神经网络计算速度，还具备灵活的系统整合方式，可在人工智能领域广泛应用，为高速神经网络计算提供了新的解决方案。

公开(公告)号：CN116842998A

公开(公告)日：2023-10-03

申请号：CN202310598533.3

申请日：2023-05-25

Applicant: 同济大学

Inventor： 尤鸣宇 ,  任柏宇 ,  周洪钧 ,  何斌

IPC: G06N3/0464 ,  G06N3/048 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明提出一种基于分布式优化的多FPGA协同训练神经网络方法，以上位机作为核心控制模块，利用以太网与FPGA通信，分配训练数据，最后回收训练参数；通过在单台FPGA上搭建卷积神经网络的训练单元，其包括神经网络基础单元的计算模块、控制运算的指令模块、以RAM作为缓存区的DDR‑RAM存储模块和以交叉熵函数为损失函数，建立目标协同优化全局目标函数，通过BP算法用梯度下降法更新训练参数的神经网络训练模块；在不同FPGA之间通过UART串口建立通信连接，传输必要的训练开始和结束的握手信号。通过对多台FPGA进行协同控制，并基于分布式优化算法进行卷积神经网络的训练，充分发挥了FPGA底层并行计算和低功耗的优势，并且兼容性较好，有利于推动CNN加速器技术的应用与进步。