公开(公告)号：CN109409583A

公开(公告)日：2019-03-01

申请号：CN201811165999.X

申请日：2018-10-08

Applicant: 吉林大学

Inventor： 孙彩堂 ,  张春秀 ,  肖玮 ,  周思睿

IPC: G06Q10/04 ,  G06N3/12 ,  G06Q10/06 ,  G06Q50/06

Abstract: 本发明实施例提供了一种低压配电网络降损重构方法，所述方法包括：向预设的短期负荷预测模型输入预测日的输入变量，得到多个节点负荷；基于遗传算法中染色体编码规则、所述遗传算法的种群规模及所述低压配电网络构建原始染色体种群；基于所述多个节点负荷，计算每个所述染色体所对应的网络拓扑结构的线路损耗，并将所述线路损耗确定为所述遗传算法的目标函数值；如果存在不满足预设精度要求的目标函数值且所述遗传算法的迭代次数未达到上限，保留当前的所述原始染色体种群中的最优染色体至下一代的新的染色体种群；对当前原始染色体种群进行遗传操作处理，重构出新的染色体种群。本发明实施例能够达到降低线损的有益效果。

公开(公告)号：CN208063174U

公开(公告)日：2018-11-06

申请号：CN201821075250.1

申请日：2018-07-06

Applicant: 吉林大学

Inventor： 孙彩堂 ,  代友 ,  张春秀

IPC: H03L7/091 ,  H03L7/18 ,  H03K5/135

Abstract: 本实用新型涉及时钟分相技术领域，特别涉及一种四相时钟分配电路。本实用新型的四相时钟分配电路，包括分频器和至少四个锁定环电路，分频器的输入端连接待分频信号，分频器具有至少四个输出端，分频器的输出端分别与锁定环电路的输入端一一对应连接，锁定环电路的输出端分别与对应的ADC的输入端连接；分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的所述ADC；其中，相邻的两个精准时钟的相位差为90°。本实用新型的四相时钟分配电路，将分频器设置于锁定环电路之前，并将待分频信号直接输送给分频器，能够缩短建立四路时钟所花费的时间。