公开(公告)号：CN108509382A

公开(公告)日：2018-09-07

申请号：CN201810276062.3

申请日：2018-03-27

Applicant: 南开大学

Inventor： 孙桂玲 ,  王鹏霄 ,  郑祥雨 ,  陈雨歌 ,  辛港涛 ,  陈江韬

IPC: G06F17/15 ,  G06F15/78

Abstract: 本发明公开了一种基于FPGA实现超长序列快速卷积运算的方法。首先通过AD采样模块对两路信号进行采集，然后将采集到的两路数据按顺序分别存入FPGA外部的两片随机存储器(SRAM)中，之后在突发长度内按相反的顺序从两片SRAM中取出数据进行快速卷积运算，同时将运算得出的大量数据存入FPGA外部的DDR2中，最终实现了基于FPGA对两路信号的快速卷积运算。

公开(公告)号：CN108509382B

公开(公告)日：2022-06-07

申请号：CN201810276062.3

申请日：2018-03-27

Applicant: 南开大学

Inventor： 孙桂玲 ,  王鹏霄 ,  郑祥雨 ,  陈雨歌 ,  辛港涛 ,  陈江韬

IPC: G06F17/15 ,  G06F15/78

Abstract: 本发明公开了一种基于FPGA实现超长序列快速卷积运算的方法。首先通过AD采样模块对两路信号进行采集，然后将采集到的两路数据按顺序分别存入FPGA外部的两片随机存储器(SRAM)中，之后在突发长度内按相反的顺序从两片SRAM中取出数据进行快速卷积运算，同时将运算得出的大量数据存入FPGA外部的DDR2中，最终实现了基于FPGA对两路信号的快速卷积运算。

公开(公告)号：CN108491929A

公开(公告)日：2018-09-04

申请号：CN201810242673.6

申请日：2018-03-20

Applicant: 南开大学

Inventor： 孙桂玲 ,  王鹏霄 ,  马方舒 ,  郑祥雨

IPC: G06N3/06 ,  G06N3/04

Abstract: 本发明公开了一种基于FPGA的可配置并行快速卷积核的结构。该快速卷积核在硬件结构上主要由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器这五个寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。该快速卷积核可依据所选FPGA的硬件资源，由Verilog程序灵活配置上述五个寄存器，实现快速例化，多核协同进行并行卷积运算，以达到对大量的卷积运算进行硬件加速的目的。