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公开(公告)号：CN109672444A
公开(公告)日：2019-04-23
申请号：CN201811552809.X
申请日：2018-12-19
Applicant: 南京国博电子有限公司 , 中国电子科技集团公司第五十五研究所
Abstract: 本发明提出的是一种多通道时钟交织的超高速数模转换器，其特征在于主体包括LVDS数据接口电路、DAC阵列、多通道交织网络和时钟链路；数据接口电路与DAC阵列连接，将外部输入的LVDS电平的高速数据转换为CMOS电平数据送给DAC阵列；DAC阵列和多通道时钟交织网络连接，将数字信号数据转换为模拟电流信号送给多通道交织网络；多通道交织网络与DAC阵列和时钟链路连接，在不同频率的时钟信号高低电平控制下依次交织输出，完成多通道模拟信号的逐级内插，最后通过负载电阻转为最终的高速模拟电压信号输出；时钟链路与各个模块连接，提供不同需要的时钟信号。本发明提高了整体DAC的输出阻抗，消除码相关误差对性能的影响，输出信号动态性能极大提升。
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公开(公告)号：CN109672444B
公开(公告)日：2022-12-23
申请号：CN201811552809.X
申请日：2018-12-19
Applicant: 南京国博电子股份有限公司 , 中国电子科技集团公司第五十五研究所
Abstract: 本发明提出的是一种多通道时钟交织的超高速数模转换器，其特征在于主体包括LVDS数据接口电路、DAC阵列、多通道交织网络和时钟链路；数据接口电路与DAC阵列连接，将外部输入的LVDS电平的高速数据转换为CMOS电平数据送给DAC阵列；DAC阵列和多通道时钟交织网络连接，将数字信号数据转换为模拟电流信号送给多通道交织网络；多通道交织网络与DAC阵列和时钟链路连接，在不同频率的时钟信号高低电平控制下依次交织输出，完成多通道模拟信号的逐级内插，最后通过负载电阻转为最终的高速模拟电压信号输出；时钟链路与各个模块连接，提供不同需要的时钟信号。本发明提高了整体DAC的输出阻抗，消除码相关误差对性能的影响，输出信号动态性能极大提升。
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