公开(公告)号：CN119162565A

公开(公告)日：2024-12-20

申请号：CN202411587405.X

申请日：2024-11-08

Applicant: 华中科技大学

Inventor： 陈蓉 ,  陆朱晖 ,  曹坤 ,  单斌 ,  孙博文

IPC: C23C16/455 ,  C23C16/04 ,  C23C16/40

Abstract: 本申请涉及一种选择性原子层沉积方法，包括如下步骤：提供衬底，衬底的表面上设置有图案化的金属层；对衬底进行多次第一循环处理；第一循环处理包括如下步骤：使用自组装分子层材料于金属层的表面上形成阻隔层；于衬底未被金属层覆盖的表面上沉积金属氧化物层；去除阻隔层。该选择性原子层沉积方法能够减少阻隔层中出现表面损伤或者引入杂质和污染的问题，能够实现在每一个第一循环处理的周期内的阻隔层的生长质量的一致性和稳定性，进而使阻隔层具有较好的阻挡效果，提高选择性原子层沉积的选择性。

公开(公告)号：CN119133056A

公开(公告)日：2024-12-13

申请号：CN202411182066.7

申请日：2024-08-27

Applicant: 华中科技大学

Inventor： 陈蓉 ,  孙博文 ,  杨帆 ,  曹坤

IPC: H01L21/68 ,  H01L23/544

Abstract: 本发明涉及一种自对准结构及其制备方法、半导体器件。上述自对准结构的制备方法包括以下步骤：通过选择性原子层沉积工艺，在基底的第一区域上沉积自对准功能薄膜；之后，通过等离子体原子层刻蚀工艺，对所述基底的所述第一区域之外的第二区域进行刻蚀处理。通过创新地将选择性原子层沉积与后处理等离子体原子层刻蚀相结合，达到去除ASD缺陷，提高ASD的选择性，可以无需光刻工艺制备自对准结构的目的，对半导体器件结构的制备有积极意义。