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公开(公告)号：CN108804350A
公开(公告)日：2018-11-13
申请号：CN201710289650.6
申请日：2017-04-27
IPC: G06F12/1027
Abstract: 本申请实施例提供一种内存访问方法及计算机系统。该内存访问方法应用于包含有混合内存的计算机系统中，混合内存包含有第一存储器以及第二存储器，方法包括：接收带有第一虚拟地址的第一访问请求；根据计算机系统中的第一页表缓存将第一虚拟地址转换为第一物理地址，第一物理地址为第一存储器中的第一大页的物理地址，第一大页中包含有多个小页；当确定第一大页中的第一小页的数据被迁移到第二存储器中时，根据第一小页中存储的第二物理地址访问第二存储器，其中，第二物理地址为第二存储器中的第二小页的物理地址，第二小页中存储有从第一小页中迁移出的数据，其中第二存储器中包括多个小页。
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公开(公告)号：CN102811051B
公开(公告)日：2014-10-29
申请号：CN201210234665.X
申请日：2012-07-09
Applicant: 华中科技大学
IPC: H03K19/173 , H03K19/18
CPC classification number: G11C13/0007
Abstract: 本发明公开了一种基于忆阻器的逻辑门电路；与门电路包括第一忆阻器、第二忆阻器、第三忆阻器、单向导通元件和第一电阻；第一忆阻器的输入端作为与门电路的第一输入端，第二忆阻器的输入端作为与门电路的第二输入端；第三忆阻器的输出端作为与门电路的输出端。或门电路包括第四忆阻器、第五忆阻器和第二电阻；第四忆阻器的输入端作为或门电路的第一输入端，第五忆阻器的输入端作为或门电路的第二输入端；第二电阻的一端与第四忆阻器的输出端和第五忆阻器的输出端连接，第二电阻的另一端作为或门电路的输出端。非门电路包括第六忆阻器、第七忆阻器、三态门和第三电阻；第六忆阻器的输入端作为非门电路的输入端；第七忆阻器的输出端作为非门电路的输出端。
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公开(公告)号：CN102811051A
公开(公告)日：2012-12-05
申请号：CN201210234665.X
申请日：2012-07-09
Applicant: 华中科技大学
IPC: H03K19/173 , H03K19/18
CPC classification number: G11C13/0007
Abstract: 本发明公开了一种基于忆阻器的逻辑门电路；与门电路包括第一忆阻器、第二忆阻器、第三忆阻器、单向导通元件和第一电阻；第一忆阻器的输入端作为与门电路的第一输入端，第二忆阻器的输入端作为与门电路的第二输入端；第三忆阻器的输出端作为与门电路的输出端。或门电路包括第四忆阻器、第五忆阻器和第二电阻；第四忆阻器的输入端作为或门电路的第一输入端，第五忆阻器的输入端作为或门电路的第二输入端；第二电阻的一端与第四忆阻器的输出端和第五忆阻器的输出端连接，第二电阻的另一端作为或门电路的输出端。非门电路包括第六忆阻器、第七忆阻器、三态门和第三电阻；第六忆阻器的输入端作为非门电路的输入端；第七忆阻器的输出端作为非门电路的输出端。
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Patent Agency Ranking
公开(公告)号：CN104124961B
公开(公告)日：2017-01-11
申请号：CN201410359201.0
申请日：2012-07-09
Applicant: 华中科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的逻辑非门电路；包括：第六忆阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压；所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出端。本发明能实现现有门电路的逻辑处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于COMS的逻辑门电路，实现了信息的存储和处理的统一，有利于克服当今计算机系统结构中信息处理与存储分离造成的瓶颈问题。
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公开(公告)号：CN107818052B
公开(公告)日：2020-07-21
申请号：CN201610822569.5
申请日：2016-09-13
IPC: G06F12/02 , G06F12/0897
Abstract: 本发明实施例涉及内存访问方法及装置，该方法应用于具有混合内存结构的计算机系统中，混合内存包括DRAM和NVM，DRAM和NVM均为该计算机系统的主存，该方法包括：处理器根据第一访问请求中的第一地址获得内存页表中的第一页表项，第一地址为第一访问请求待访问的第一数据的虚拟地址，第一页表项用于记录与第一地址对应的物理地址；处理器确定第一页表项中的第一标识位的值为第一标识，其中，第一标识用于指示第一访问请求待访问的第一内存页仅存储于NVM中；处理器指示内存控制器按照第一页表项中记录的第二地址访问所述NVM，其中，第二地址为第一数据在NVM中的物理地址。由上可见，本发明实施例中，能够基于平行结构实现层次结构的访存流程。
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公开(公告)号：CN108804350B
公开(公告)日：2020-02-21
申请号：CN201710289650.6
申请日：2017-04-27
IPC: G06F12/1027
Abstract: 本申请实施例提供一种内存访问方法及计算机系统。该内存访问方法应用于包含有混合内存的计算机系统中，混合内存包含有第一存储器以及第二存储器，方法包括：接收带有第一虚拟地址的第一访问请求；根据计算机系统中的第一页表缓存将第一虚拟地址转换为第一物理地址，第一物理地址为第一存储器中的第一大页的物理地址，第一大页中包含有多个小页；当确定第一大页中的第一小页的数据被迁移到第二存储器中时，根据第一小页中存储的第二物理地址访问第二存储器，其中，第二物理地址为第二存储器中的第二小页的物理地址，第二小页中存储有从第一小页中迁移出的数据，其中第二存储器中包括多个小页。
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公开(公告)号：CN107818052A
公开(公告)日：2018-03-20
申请号：CN201610822569.5
申请日：2016-09-13
IPC: G06F12/02 , G06F12/0897
Abstract: 本发明实施例涉及内存访问方法及装置，该方法应用于具有混合内存结构的计算机系统中，混合内存包括DRAM和NVM，DRAM和NVM均为该计算机系统的主存，该方法包括：处理器根据第一访问请求中的第一地址获得内存页表中的第一页表项，第一地址为第一访问请求待访问的第一数据的虚拟地址，第一页表项用于记录与第一地址对应的物理地址；处理器确定第一页表项中的第一标识位的值为第一标识，其中，第一标识用于指示第一访问请求待访问的第一内存页仅存储于NVM中；处理器指示内存控制器按照第一页表项中记录的第二地址访问所述NVM，其中，第二地址为第一数据在NVM中的物理地址。由上可见，本发明实施例中，能够基于平行结构实现层次结构的访存流程。
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公开(公告)号：CN104124961A
公开(公告)日：2014-10-29
申请号：CN201410359201.0
申请日：2012-07-09
Applicant: 华中科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的逻辑非门电路；包括：第六忆阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压；所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出端。本发明能实现现有门电路的逻辑处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于COMS的逻辑门电路，实现了信息的存储和处理的统一，有利于克服当今计算机系统结构中信息处理与存储分离造成的瓶颈问题。
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