公开(公告)号：CN119227746A

公开(公告)日：2024-12-31

申请号：CN202411282693.8

申请日：2024-09-13

Applicant: 北京理工大学

Inventor： 张延军 ,  朱博宇 ,  曹宇腾 ,  于佳灏 ,  卢继华 ,  杨旭

IPC: G06N3/0464 ,  G06N3/063 ,  G06N3/084

Abstract: 本发明属于神经网络加速设计技术领域，提出了一种低比特神经网络训练方法及加速器。所述比特神经网络训练方法及加速器的特征主要在以下三个方面。第一，训练过程中使用一种周期函数近似取证函数的梯度；第二，低比特计算阵列在输入通道和输出通道维度的计算并行度可运行时调整；第三，低比特神经网络加速器使用全加法卷积。所述比特神经网络训练方法及加速器实现了四比特位宽的运算并保持较好的网络精度，达到了较高的计算并行度与计算速度，降低了计算复杂度与资源需求，适用于资源受限平台进行部署。

公开(公告)号：CN119227760A

公开(公告)日：2024-12-31

申请号：CN202411288900.0

申请日：2024-09-13

Applicant: 北京理工大学

Inventor： 张延军 ,  武祎 ,  曹宇腾 ,  于佳灏 ,  朱博宇 ,  卢继华 ,  杨旭

IPC: G06N3/063 ,  G06N3/0464 ,  G06F17/15

Abstract: 本发明属于神经网络加速及处理单元设计技术领域，提出了一种基于三维循环展开的通用神经网络加速方法。所述方法，包括：接收指令并发送译码后指令信息配置各控制模块和核心计算单元；接收开始信号后使能；读取输入数据和权重数据；从零级缓冲区中读取输入数据和权重并写入核心计算单元；核心计算单元不断产生预读取使能信号分别控制部分和数据读写、量化权重及输出数据的读写控制模块；输出数据读写控制模块从核心计算单元中读取输出数据并写入一级缓冲区，完成全部写入工作后，发送计算结束信号。所述方法在输入通道、输出通道和输出特征图三维度做并行计算，具有更高的计算性能和数据重用率，减少了内存访问带来的功耗。

公开(公告)号：CN119227759A

公开(公告)日：2024-12-31

申请号：CN202411286581.X

申请日：2024-09-13

Applicant: 北京理工大学

Inventor： 张延军 ,  于佳灏 ,  朱博宇 ,  曹宇腾 ,  武祎 ,  卢继华 ,  杨旭

IPC: G06N3/063 ,  G06N3/0464

Abstract: 本发明属于神经网络加速设计技术领域，提出了一种三维循环展开的通用神经网络计算单元。所述计算单元包括中控模块、一级缓冲区、一级缓冲区控制器、零级缓冲区、零级缓冲区控制器和核心计算单元；一级缓冲区，包括输入数据一级缓冲区、权重数据一级缓冲区、量化权重数据缓冲区、部分和数据缓冲区和输出数据缓冲区；零级缓冲区，包括输入零级数据缓冲区和权重数据零级缓冲区；零级缓冲区控制器，包括输入及权重数据零级读写控制模块；一级缓冲区读写控制器的输入及权重数据一级读写控制模块经过输入及权重数据零级缓冲区分别与输入及权重数据零级读写控制模块相连再连入核心计算单元。所述计算单元同时在三循环维度上做并行计算，提高了计算速度。