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公开(公告)号：CN105515588B
公开(公告)日：2017-10-17
申请号：CN201510416427.4
申请日：2015-07-15
Applicant: 北京理工大学
IPC: H03M13/11
Abstract: 本发明公开了一种LDPC‑CC高速译码器，采用低密度奇偶校验卷积码LDPC‑CC译码器结构，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构；LDPC‑CC译码器的节点并行因子为ρ，将LDPC‑CC译码器结构中链路进行折叠，每条链路相应折叠成ρ条支链；对于所有支链，按照一定的查找规则查找获得RAM存储部分，除RAM存储部分外，其余部分存于寄存器；本发明采用折叠技术，通过合理划分寄存器和存储器资源使用，尽最大可能合理利用存储器资源。本发明同时提出了一种译码时序，考虑双端口RAM特性，即能够在同一时钟周期下同时进行读写操作，将2个处理器分时复用一套RAM，通过将2个处理器的输入错开一个时钟周期，可以使得RAM资源减少一半。
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公开(公告)号：CN105515588A
公开(公告)日：2016-04-20
申请号：CN201510416427.4
申请日：2015-07-15
Applicant: 北京理工大学
IPC: H03M13/11
Abstract: 本发明公开了一种LDPC-CC高速译码器，采用低密度奇偶校验卷积码LDPC-CC译码器结构，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构；LDPC-CC译码器的节点并行因子为ρ，将LDPC-CC译码器结构中链路进行折叠，每条链路相应折叠成ρ条支链；对于所有支链，按照一定的查找规则查找获得RAM存储部分，除RAM存储部分外，其余部分存于寄存器；本发明采用折叠技术，通过合理划分寄存器和存储器资源使用，尽最大可能合理利用存储器资源。本发明同时提出了一种译码时序，考虑双端口RAM特性，即能够在同一时钟周期下同时进行读写操作，将2个处理器分时复用一套RAM，通过将2个处理器的输入错开一个时钟周期，可以使得RAM资源减少一半。
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公开(公告)号：CN104601277A
公开(公告)日：2015-05-06
申请号：CN201410658294.7
申请日：2014-11-18
Applicant: 北京理工大学
IPC: H04L1/00
CPC classification number: H04L1/0057 , H03M13/116
Abstract: 本发明公开了一种基于LDPC码辅助的相位同步系统，将输入的符号数据分成奇帧和偶帧分别进行求似然比，并通过两个LMB子模块分开存储，当译码器从其中一个LMB子模块读取似然比进行译码迭代时，下一帧符号数据进入另一个解映射模块求似然比，并存储在另一个LMB子模块中，等待译码器处理完当前帧符号数据后，直接读取下一帧符号数据的似然比，如此，译码器不用等待计算似然比，以保证连续工作；得到相位估计值后，用该估计值对当前帧符号数据进行相位恢复，然后再将修正后的符号数据送入译码器中，根据相位恢复后的符号数据似然比再次得到相位估计值，再对当前帧符号数据进行恢复，经过多次的恢复后，使得符号数据更接近其真实值，可提高相位同步精度。
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公开(公告)号：CN104601277B
公开(公告)日：2017-09-01
申请号：CN201410658294.7
申请日：2014-11-18
Applicant: 北京理工大学 , 中国航天科工信息技术研究院
IPC: H04L1/00
Abstract: 本发明公开了一种基于LDPC码辅助的相位同步系统，将输入的符号数据分成奇帧和偶帧分别进行求似然比，并通过两个LMB子模块分开存储，当译码器从其中一个LMB子模块读取似然比进行译码迭代时，下一帧符号数据进入另一个解映射模块求似然比，并存储在另一个LMB子模块中，等待译码器处理完当前帧符号数据后，直接读取下一帧符号数据的似然比，如此，译码器不用等待计算似然比，以保证连续工作；得到相位估计值后，用该估计值对当前帧符号数据进行相位恢复，然后再将修正后的符号数据送入译码器中，根据相位恢复后的符号数据似然比再次得到相位估计值，再对当前帧符号数据进行恢复，经过多次的恢复后，使得符号数据更接近其真实值，可提高相位同步精度。
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