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公开(公告)号：CN116501451A
公开(公告)日：2023-07-28
申请号：CN202310746422.2
申请日：2023-06-25
Applicant: 北京开源芯片研究院
IPC: G06F9/455
Abstract: 本发明实施例提供一种二进制翻译方法、翻译控制方法、指令执行方法及装置，涉及计算机技术领域，其中的二进制翻译方法包括：在待处理的基本块满足第一条件的情况下，根据浮点栈指针的当前值对所述基本块进行二进制翻译处理；其中，所述第一条件包括以下至少一项：所述基本块的第一客户地址与各个翻译块对应的第二客户地址均不相同；所述浮点栈指针的当前值与所述基本块的翻译块对应的浮点栈指针的值不相同。本发明实施例降低了浮点指令的二进制翻译过程中生成的宿主指令的数量，简化了宿主代码，避免了因生成额外的宿主指令来维护浮点栈指针造成的翻译质量的下降，有利于提升二进制翻译性能。
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Patent Agency Ranking
公开(公告)号：CN116501451B
公开(公告)日：2023-10-17
申请号：CN202310746422.2
申请日：2023-06-25
Applicant: 中国科学院计算技术研究所 , 北京开源芯片研究院
IPC: G06F9/455
Abstract: 本发明实施例提供一种二进制翻译方法、翻译控制方法、指令执行方法及装置，涉及计算机技术领域，其中的二进制翻译方法包括：在待处理的基本块满足第一条件的情况下，根据浮点栈指针的当前值对所述基本块进行二进制翻译处理；其中，所述第一条件包括以下至少一项：所述基本块的第一客户地址与各个翻译块对应的第二客户地址均不相同；所述浮点栈指针的当前值与所述基本块的翻译块对应的浮点栈指针的值不相同。本发明实施例降低了浮点指令的二进制翻译过程中生成的宿主指令的数量，简化了宿主代码，避免了因生成额外的宿主指令来维护浮点栈指针造成的翻译质量的下降，有利于提升二进制翻译性能。
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公开(公告)号：CN117521587A
公开(公告)日：2024-02-06
申请号：CN202410009452.X
申请日：2024-01-03
Applicant: 北京开源芯片研究院
IPC: G06F30/392 , G06F30/327 , G06F30/3308 , G06F30/3312 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本发明实施例提供一种系统级芯片的设计方法、装置、电子设备及存储介质，涉及计算机技术领域，该方法包括：获取用户提交的IP设计代码、配置参数，以及所述用户选择的SoC代码模板和版图模板；根据所述配置参数，在所述SoC代码模板中插入所述IP设计代码，得到SoC代码；利用仿真工具将所述SoC代码转换为电路级模型，并对所述电路级模型进行功能验证；在所述电路级模型通过功能验证的情况下，生成所述SoC代码对应的目标子版图；基于芯片设计规范，将所述目标子版图与所述版图模板中的其他子版图进行合并，得到目标版图。本发明实施例可以实现数字芯片的敏捷设计，提升芯片设计效率。
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公开(公告)号：CN116501450B
公开(公告)日：2023-10-17
申请号：CN202310745893.1
申请日：2023-06-25
Applicant: 中国科学院计算技术研究所 , 北京开源芯片研究院
IPC: G06F9/455
Abstract: 本发明实施例提供一种翻译控制方法、二进制翻译方法、指令执行方法及装置，涉及计算机技术领域。其中的翻译控制方法包括：对总线上传输的数据进行实时监测；在监测到宿主机发送的取指请求的情况下，记录所述取指请求对应的取指目标地址；在监测到所述取指请求对应的取指结果，且所述取指结果需要进行翻译的情况下，向二进制翻译器发送第一指示；所述第一指示用于指示所述取指目标地址对应的基本块需要进行二进制翻译；从所述取指目标地址处重新取指，得到翻译后的目标指令；将所述目标指令发送至所述宿主机。本发明实施例可以提升宿主机的指令执行效率，提升二进制翻译性能。
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公开(公告)号：CN116501450A
公开(公告)日：2023-07-28
申请号：CN202310745893.1
申请日：2023-06-25
Applicant: 北京开源芯片研究院
IPC: G06F9/455
Abstract: 本发明实施例提供一种翻译控制方法、二进制翻译方法、指令执行方法及装置，涉及计算机技术领域。其中的翻译控制方法包括：对总线上传输的数据进行实时监测；在监测到宿主机发送的取指请求的情况下，记录所述取指请求对应的取指目标地址；在监测到所述取指请求对应的取指结果，且所述取指结果需要进行翻译的情况下，向二进制翻译器发送第一指示；所述第一指示用于指示所述取指目标地址对应的基本块需要进行二进制翻译；从所述取指目标地址处重新取指，得到翻译后的目标指令；将所述目标指令发送至所述宿主机。本发明实施例可以提升宿主机的指令执行效率，提升二进制翻译性能。
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公开(公告)号：CN117521587B
公开(公告)日：2024-04-05
申请号：CN202410009452.X
申请日：2024-01-03
Applicant: 北京开源芯片研究院
IPC: G06F30/392 , G06F30/327 , G06F30/3308 , G06F30/3312 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本发明实施例提供一种系统级芯片的设计方法、装置、电子设备及存储介质，涉及计算机技术领域，该方法包括：获取用户提交的IP设计代码、配置参数，以及所述用户选择的SoC代码模板和版图模板；根据所述配置参数，在所述SoC代码模板中插入所述IP设计代码，得到SoC代码；利用仿真工具将所述SoC代码转换为电路级模型，并对所述电路级模型进行功能验证；在所述电路级模型通过功能验证的情况下，生成所述SoC代码对应的目标子版图；基于芯片设计规范，将所述目标子版图与所述版图模板中的其他子版图进行合并，得到目标版图。本发明实施例可以实现数字芯片的敏捷设计，提升芯片设计效率。
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