数据处理方法、装置、电子设备及存储介质

    公开(公告)号:CN114253718B

    公开(公告)日:2025-04-18

    申请号:CN202111523062.7

    申请日:2021-12-13

    Inventor: 周志伟 张阿珍

    Abstract: 本申请提供一种数据处理方法、装置、电子设备及存储介质,涉及网络通信技术领域。该方法包括:基于读取的返回数据确定对应的读操作数据包,以及读操作数据包对应的验证标识信息,其中,返回数据为被并行读取的数据流;基于验证标识信息,读取返回数据的返回标识信息;基于返回标识信息对返回数据进行重组,得到目标数据。本申请能够对多种混合的返回数据流进行并行读取,并根据读取到的数据流返回给处理器的返回标识信息对数据流进行重组,得到分流后的目标数据,以对多种不同类型的数据进行并行地重组和传输,减少传输数据流的额外数据类型标志位等开销的传输压力,节省传输成本,提高了数据传输的效率,优化了数据传输的性能。

    硬件的防伪方法及装置、可读存储介质、电子设备

    公开(公告)号:CN112699360A

    公开(公告)日:2021-04-23

    申请号:CN202011643783.7

    申请日:2020-12-30

    Abstract: 本申请提供一种硬件的防伪方法及装置、可读存储介质、电子设备。硬件对应有授权方和担保方,并且防伪信息与授权方和担保方绑定,以及授权方签名和担保方签名需要授权方和担保方对应的私钥才能实现,因而可以实现防伪信息的读写保护;如果防伪信息被盗用,还可以通过授权方和担保方对防伪信息的篡改或者盗用进行追溯。防伪信息中还包括代表防伪信息的更新时间的第二时间信息,使该防伪信息具有时效性,如果读写保护被破解,伪造者将防伪信息完全复制,再写入伪造的硬件内,第三方也可以通过时效性信息对硬件是否伪造进行验证。该防伪方法能够在读写开放的环境下,提高硬件防伪的有效性和可靠性。

    硬件的防伪方法及装置、可读存储介质、电子设备

    公开(公告)号:CN112699360B

    公开(公告)日:2023-07-04

    申请号:CN202011643783.7

    申请日:2020-12-30

    Abstract: 本申请提供一种硬件的防伪方法及装置、可读存储介质、电子设备。硬件对应有授权方和担保方,并且防伪信息与授权方和担保方绑定,以及授权方签名和担保方签名需要授权方和担保方对应的私钥才能实现,因而可以实现防伪信息的读写保护;如果防伪信息被盗用,还可以通过授权方和担保方对防伪信息的篡改或者盗用进行追溯。防伪信息中还包括代表防伪信息的更新时间的第二时间信息,使该防伪信息具有时效性,如果读写保护被破解,伪造者将防伪信息完全复制,再写入伪造的硬件内,第三方也可以通过时效性信息对硬件是否伪造进行验证。该防伪方法能够在读写开放的环境下,提高硬件防伪的有效性和可靠性。

    数据处理方法、装置、电子设备及存储介质

    公开(公告)号:CN114253718A

    公开(公告)日:2022-03-29

    申请号:CN202111523062.7

    申请日:2021-12-13

    Inventor: 周志伟 张阿珍

    Abstract: 本申请提供一种数据处理方法、装置、电子设备及存储介质,涉及网络通信技术领域。该方法包括:基于读取的返回数据确定对应的读操作数据包,以及读操作数据包对应的验证标识信息,其中,返回数据为被并行读取的数据流;基于验证标识信息,读取返回数据的返回标识信息;基于返回标识信息对返回数据进行重组,得到目标数据。本申请能够对多种混合的返回数据流进行并行读取,并根据读取到的数据流返回给处理器的返回标识信息对数据流进行重组,得到分流后的目标数据,以对多种不同类型的数据进行并行地重组和传输,减少传输数据流的额外数据类型标志位等开销的传输压力,节省传输成本,提高了数据传输的效率,优化了数据传输的性能。

    基于SM4密码算法的加解密装置

    公开(公告)号:CN106788975A

    公开(公告)日:2017-05-31

    申请号:CN201611233146.6

    申请日:2016-12-28

    Inventor: 周志伟

    Abstract: 本发明公开了一种基于SM4密码算法的加解密装置,具有多路存储单元,每路存储单元用于对应连接多核CPU的一CPU核;所述加解密装置通过每路存储单元接收一CPU核的数据源,并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算,以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核。本发明通过将外部接口设计多队列存储模式,可以与多核CPU实现无缝对接,解决CPU多核之间由于竞争调度SM4算法单元导致系统性能下降问题,有效提高现有SM4密码算法的运行性能。

    基于SM4密码算法的加解密装置

    公开(公告)号:CN106788975B

    公开(公告)日:2019-12-13

    申请号:CN201611233146.6

    申请日:2016-12-28

    Inventor: 周志伟

    Abstract: 本发明公开了一种基于SM4密码算法的加解密装置,具有多路存储单元,每路存储单元用于对应连接多核CPU的一CPU核;所述加解密装置通过每路存储单元接收一CPU核的数据源,并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算,以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核。本发明通过将外部接口设计多队列存储模式,可以与多核CPU实现无缝对接,解决CPU多核之间由于竞争调度SM4算法单元导致系统性能下降问题,有效提高现有SM4密码算法的运行性能。

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