公开(公告)号：CN109658868A

公开(公告)日：2019-04-19

申请号：CN201910070697.2

申请日：2019-01-25

Applicant: 北京大学深圳研究生院

Inventor： 张盛东 ,  邱赫梓 ,  廖聪维 ,  郭凡 ,  林兴武 ,  鲁文高 ,  张敏

IPC: G09G3/3225 ,  G09G3/3291

Abstract: 本申请提供了一种显示器源极驱动电路包括，加法器单元加法模块，其被配置为在时钟信号的影响下，在第一时间段中对多个输入信号进行采样；保持模块，其被配置为在所述时钟信号的影响下在第一时间段提供保持信号；以及驱动模块，其被配置为在所述第一时间段中基于所述保持信号生成第一输出信号，在第二时间段中基于所述多个输入信号的叠加信号生成第二输出信号；其中，所述多个输入信号中至少包括数据信号和补偿信号，并且第一时间段以及第二时间段为与所述时钟信号中相邻的时间段。采用本申请所提供的加法器单元的源极驱动电路能够在模拟域上对输入信号进行叠加，有效地改善了显示精度。

公开(公告)号：CN109658868B

公开(公告)日：2020-11-27

申请号：CN201910070697.2

申请日：2019-01-25

Applicant: 北京大学深圳研究生院

Inventor： 张盛东 ,  邱赫梓 ,  廖聪维 ,  郭凡 ,  林兴武 ,  鲁文高 ,  张敏

IPC: G09G3/3225 ,  G09G3/3291

Abstract: 本申请提供了一种显示器源极驱动电路包括，加法器单元加法模块，其被配置为在时钟信号的影响下，在第一时间段中对多个输入信号进行采样；保持模块，其被配置为在所述时钟信号的影响下在第一时间段提供保持信号；以及驱动模块，其被配置为在所述第一时间段中基于所述保持信号生成第一输出信号，在第二时间段中基于所述多个输入信号的叠加信号生成第二输出信号；其中，所述多个输入信号中至少包括数据信号和补偿信号，并且第一时间段以及第二时间段为与所述时钟信号中相邻的时间段。采用本申请所提供的加法器单元的源极驱动电路能够在模拟域上对输入信号进行叠加，有效地改善了显示精度。