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公开(公告)号：CN102789418A
公开(公告)日：2012-11-21
申请号：CN201210214968.5
申请日：2012-06-27
Applicant: 北京大学深圳研究生院
IPC: G06F11/36
Abstract: 本申请公开了一种处理器功能仿真模型生成装置，包括寄存器配置模块、指令集配置模块、输入处理单元生成模块、功能仿真单元生成模块、仿真结果配置模块、仿真结果输出单元生成模块和指令功能库。采用本申请提供的生成装置可自动生成满足仿真功能需要的功能仿真模型，避免了完全手工开发导致大量错误的可能性；同时，采用本申请的自动生成方法也大大节省了功能仿真模型的开发时间。
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公开(公告)号：CN102045569B
公开(公告)日：2012-10-24
申请号：CN201010619784.8
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种用于视频编码器的整数变换装置，包括用于单步整数变换和整数反变换的变换功能块、用于单步量化和反量化的量化反量化功能块、用于存储的存储转置功能块、用于选择输入的多选功能块、用于选择输出的分发功能块、以及控制功能块。本发明有利于预测的匹配性和解码图像的准确性，还可提高硬件设计的效率。
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公开(公告)号：CN102043886B
公开(公告)日：2012-10-24
申请号：CN201010619849.9
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流图时序约束方法及装置通过对数据控制流进行时序约束，使得根据该约束方法得到的电路具有规整性，并且该方法适用于数字电路的时序设计和验证，可以更大程度上帮助硬件工程师进行硬件设计。
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公开(公告)号：CN101587469B
公开(公告)日：2011-11-16
申请号：CN200910107661.3
申请日：2009-06-03
Applicant: 北京大学深圳研究生院
IPC: G06F17/14
Abstract: 本发明公开了一种可变长度的快速傅立叶变换装置，包括至少一个固定基数的蝶形单元、可配置基数的蝶形单元、旋转单元和点数模式选择电路，点数模式选择电路分别连接固定基数的蝶形单元和可配置基数的蝶形单元，用于根据设定的快速傅立叶变换的点数控制输入数据对固定基数的蝶形单元旁通或选通，以及控制可配置基数的蝶形单元的基数配置。本发明基于单径延时反馈结构可以实现2n点可变长度，而且每个蝶形单元的结构都比较简单，电路面积较小、速度快，功耗也较小。
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Patent Agency Ranking
公开(公告)号：CN102103535A
公开(公告)日：2011-06-22
申请号：CN201110053593.4
申请日：2011-03-07
Applicant: 北京大学深圳研究生院
IPC: G06F11/22
Abstract: 本发明公开了一种多核处理器，包括测试访问端口控制器和调试连接器，测试访问端口控制器设置有与JTAG仿真器相连接的接口，调试连接器与所有处理器核的测试访问端口相连接，且所有测试访问端口以并行的方式接入调试连接器，测试访问端口控制器用于控制调试连接器使待测试的处理器核接入仿真器。上述结构的处理器，不用改变标准的JTAG端口和测试访问端口设计。本发明还公开了一种对上述多核处理器进行调试的系统和方法。
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公开(公告)号：CN102055980A
公开(公告)日：2011-05-11
申请号：CN201010620003.7
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种用于视频编码器的帧内预测电路的实现方法，所述方法包括：将高级程序语言算法描述的视频编码器的帧内预测电路的各个函数映射成由算子单元构成的硬件逻辑描述；由所述算子单元构成的硬件逻辑描述生成帧内预测电路的硬件集成电路。应用本发明，使得系统工程师在保证不损伤数字高清视频编码的前提下，根据足以支撑描述高级语言算法的完备算子单元库，通过设计表示硬件逻辑的算子单元，能够以较快的速度设计出帧内预测电路的硬件集成电路。并且，该种帧内预测电路还可以与视频编码器内的其它专用集成电路ASIC部分进行并行流水操作，加快了视频编码器的ASIC的设计速度。
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公开(公告)号：CN102054108A
公开(公告)日：2011-05-11
申请号：CN201010620046.5
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射的方法及装置，所述方法包括：程序分析步骤，读取分析程序，匹配出被映射的执行对象和参数对象；数据控制流图生成步骤，将执行对象和参数对象映射成数据控制流图中的相应节点；算子时空图生成步骤，从算子单元库中取出对应的算子单元将数据控制流图展开成算子时空图；时序约束步骤，根据总时序约束对算子时空图的每个层级进行时序约束；时空图压缩步骤，根据时间标注对时空图进行空间上的聚类压缩。本发明还公开了一种时空图的压缩方法及装置，所述方法包括：通过引入控制算子的方式将运算属性相同和/或存储属性相同听算子在空间上进行合并压缩。通过上述方法和装置，提高了集成电路的设计速度。
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公开(公告)号：CN101685388B
公开(公告)日：2013-08-07
申请号：CN200810216361.4
申请日：2008-09-28
Applicant: 北京大学深圳研究生院
IPC: G06F9/30
Abstract: 本发明公开了一种执行比较运算的方法和装置，用于对多个源操作数进行比较运算，包括：执行单元，用于执行比较指令，从指令中获取源操作数初始地址和源操作数长度信息，从初始地址开始逐个读出源操作数，直到指令中所限定的长度；比较模块，用于对逐个输入的源操作数进行比较，将比较结果根据指令要求进行存储和/或输出。本发明可以简单快速地对地址连续的多个数据进行比较运算。
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公开(公告)号：CN102103535B
公开(公告)日：2013-05-08
申请号：CN201110053593.4
申请日：2011-03-07
Applicant: 北京大学深圳研究生院
IPC: G06F11/22
Abstract: 本发明公开了一种多核处理器，包括测试访问端口控制器和调试连接器，测试访问端口控制器设置有与JTAG仿真器相连接的接口，调试连接器与所有处理器核的测试访问端口相连接，且所有测试访问端口以并行的方式接入调试连接器，测试访问端口控制器用于控制调试连接器使待测试的处理器核接入仿真器。上述结构的处理器，不用改变标准的JTAG端口和测试访问端口设计。本发明还公开了一种对上述多核处理器进行调试的系统和方法。
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