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公开(公告)号：CN101727433B
公开(公告)日：2012-04-25
申请号：CN200810216858.6
申请日：2008-10-20
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种处理器结构，包括算法数据控制部件和至少一个用于对数据进行存储或读出操作的存储部件，所述存储部件包括存储单元和配置寄存器，所述算法数据控制部件执行配置指令，将配置信息写入指令中指定的存储部件的配置寄存器，所述存储部件根据其自身配置寄存器中的配置信息进行数据存取。本发明可方便地进行数据存取操作，尤其适用于对大规模数据流或数据段处理的情况。同时，本发明具有良好的算法保密性。
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公开(公告)号：CN101320321B
公开(公告)日：2010-06-02
申请号：CN200810068126.7
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
CPC classification number: G06F17/505 , G06F9/3885 , G06F9/3897
Abstract: 本发明公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ASIC实现，提升了设计效率和效果，降低了设计研发费用。
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公开(公告)号：CN101320364A
公开(公告)日：2008-12-10
申请号：CN200810068127.1
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
CPC classification number: G06F15/16
Abstract: 本发明公开了一种阵列处理器结构，包括构成处理器阵列的复数个处理器单元，相邻的处理器单元通过互联总线相连，还包括至少一个路由单元，每个路由单元分别通过互联总线至少连接两个所述处理器单元；路由单元接收源处理器单元传送的数据包，按照数据包中附带的目的处理器单元的寻址信息，将数据包中的数据体通过传输路径转发到目的处理器单元。本发明能够通过配置处理器和路由单元的规模和功能，支撑不同算法的ASIC芯片实现。
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公开(公告)号：CN101685389B
公开(公告)日：2012-10-24
申请号：CN200810216362.9
申请日：2008-09-28
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种处理器结构，包括算法数据控制部件、数据通路、用于对输入数据执行运算操作的运算部件，所述算法数据控制部件执行配置指令，对数据通路的输入或输出数据路径和/或运算部件的运算功能进行配置。本发明有利于运算部件功能和数量的扩展，并有利于多个处理器的级联。同时，本发明具有良好的算法保密性。
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公开(公告)号：CN101727433A
公开(公告)日：2010-06-09
申请号：CN200810216858.6
申请日：2008-10-20
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种处理器结构，包括算法数据控制部件和至少一个用于对数据进行存储或读出操作的存储部件，所述存储部件包括存储单元和配置寄存器，所述算法数据控制部件执行配置指令，将配置信息写入指令中指定的存储部件的配置寄存器，所述存储部件根据其自身配置寄存器中的配置信息进行数据存取。本发明可方便地进行数据存取操作，尤其适用于对大规模数据流或数据段处理的情况。同时，本发明具有良好的算法保密性。
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Patent Agency Ranking
公开(公告)号：CN101727434B
公开(公告)日：2012-06-13
申请号：CN200810216859.0
申请日：2008-10-20
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种特定应用算法专用集成电路结构，包括至少一个可配置运算部件的处理器和至少一个可配置存储部件的处理器，可配置运算部件的处理器或可配置存储部件的处理器与可配置运算部件的处理器、可配置存储部件的处理器中的至少一个互联，可配置运算部件的处理器包括第一算法数据控制部件和至少一个运算部件，第一算法数据控制部件执行配置指令，对运算部件的运算功能进行配置；可配置存储部件的处理器包括第二算法数据控制部件和至少一个存储部件，第二算法数据控制部件执行配置指令，对存储部件的存储功能进行配置。本发明具有可配置、可编程的灵活性，操作简便并具有良好的算法保密性。
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公开(公告)号：CN101320321A
公开(公告)日：2008-12-10
申请号：CN200810068126.7
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
CPC classification number: G06F17/505 , G06F9/3885 , G06F9/3897
Abstract: 本发明公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ASIC实现，提升了设计效率和效果，降低了设计研发费用。
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公开(公告)号：CN101727434A
公开(公告)日：2010-06-09
申请号：CN200810216859.0
申请日：2008-10-20
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种特定应用算法专用集成电路结构，包括至少一个可配置运算部件的处理器和至少一个可配置存储部件的处理器，可配置运算部件的处理器或可配置存储部件的处理器与可配置运算部件的处理器、可配置存储部件的处理器中的至少一个互联，可配置运算部件的处理器包括第一算法数据控制部件和至少一个运算部件，第一算法数据控制部件执行配置指令，对运算部件的运算功能进行配置；可配置存储部件的处理器包括第二算法数据控制部件和至少一个存储部件，第二算法数据控制部件执行配置指令，对存储部件的存储功能进行配置。本发明具有可配置、可编程的灵活性，操作简便并具有良好的算法保密性。
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公开(公告)号：CN101685389A
公开(公告)日：2010-03-31
申请号：CN200810216362.9
申请日：2008-09-28
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种处理器结构，包括算法数据控制部件、数据通路、用于对输入数据执行运算操作的运算部件，所述算法数据控制部件执行配置指令，对数据通路的输入或输出数据路径和/或运算部件的运算功能进行配置。本发明有利于运算部件功能和数量的扩展，并有利于多个处理器的级联。同时，本发明具有良好的算法保密性。
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公开(公告)号：CN101320362A
公开(公告)日：2008-12-10
申请号：CN200810068128.6
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
IPC: G06F15/173 , G06F1/32
Abstract: 本发明公开了一种支持异步传输的阵列处理系统，包括互联的至少一对数据发送方和数据接收方，数据发送方和数据接收方都分别包括为其自身提供时钟的时钟电路，数据发送方和数据接收方之间按照异步通信方式收发数据。本发明同时还公开了一种用于该阵列处理系统的时钟管理方法。通过对阵列处理系统中的各处理单元和通信节点设置不同的时钟域，支持全局异步局部同步的时钟方案，实现跨时钟域的异步数据传输，各处理单元和通信节点可按照与其性能和任务相适应的时钟频率工作，达到降低功耗的目的。
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