-
公开(公告)号：CN107368889B
公开(公告)日：2019-08-23
申请号：CN201710402866.9
申请日：2017-06-01
Applicant: 北京大学
Abstract: 本发明公开了一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，包括：卷积级，其包括阻变存储器三维交叉阵列；层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。能够降低功耗、减小电路的平面占位面积。
-
公开(公告)号：CN107368889A
公开(公告)日：2017-11-21
申请号：CN201710402866.9
申请日：2017-06-01
Applicant: 北京大学
Abstract: 本发明公开了一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，包括：卷积级，其包括阻变存储器三维交叉阵列；层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。能够降低功耗、减小电路的平面占位面积。
-
Search Results
2
records
(took 0.011 seconds)
