公开(公告)号：CN115756389A

公开(公告)日：2023-03-07

申请号：CN202211275784.X

申请日：2022-10-18

Applicant: 兰州大学

Inventor： 刘贵鹏 ,  黄国华 ,  赵桂娟

IPC: G06F7/57 ,  G06F7/544 ,  G06F7/487

Abstract: 本发明公开一种基于FPGA的浮点乘加器及计算方法。本发明包括数据分配器、浮点乘法器层、浮点加法器阵和累加器。所述计算方法通过延拓乘法器层以及加法器阵来使用更多片内资源提升速度上限，其延拓的过程中乘法器层、加法器阵以及累加模块内容无需改动，对于本领域内普通技术人员而言，根据不同FPGA芯片资源配置不同乘法器层内乘法器数量十分简单且高效，提高了运算时间上限。

公开(公告)号：CN116781086A

公开(公告)日：2023-09-19

申请号：CN202310864686.8

申请日：2023-07-14

Applicant: 兰州大学

Inventor： 刘贵鹏 ,  黄国华 ,  赵桂娟

IPC: H03M7/30 ,  H03K19/20 ,  G06F7/523

Abstract: 本发明涉及一种并发数为6的4:2压缩器，包括计算进位部分和接收后级进位部分；所述4:2压缩器的输入信号为第一路输入信号、第二路输入信号、第三路输入信号，和第四路输入信号，进位输入信号为第一路进位输入信号和第二路进位输入信号，输出信号为第一路输出信号和第二路输出信号，进位输出信号为第一路进位输出信号和第二路进位输出信号。本发明所述的4:2压缩器对于单bit的尾数部分积可以直接纳入计算，在总体计算过程中减少了消耗的资源，缩短关键路径；大大提升了树形部分积压缩部分的性能，但不会对其他部分的结构造成影响，具有普适性。