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公开(公告)号：CN207937994U
公开(公告)日：2018-10-02
申请号：CN201820418826.3
申请日：2018-03-27
Applicant: 兰州大学
Abstract: 本实用新型公开了一种基于FPGA的两通道数据分类同步输出电路，包括数据接收模块、片上数据存储RAM模块、数据分类控制模块和数据输出模块，所述数据接收模块连接片上数据存储RAM模块和数据分类控制模块，数据分类控制模块中的锁相环输出的读写时钟提供片上数据存储RAM模块读写时钟和数据输出模块的读时钟，同时片上数据存储RAM模块输出数据端连接数据输出模块的输入。本实用新型的基于FPGA的两通道数据分类同步输出电路可以将任意的一组数据进行正序和倒序的奇偶排列并在两个通道同步输出。
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