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公开(公告)号：CN117650798A
公开(公告)日：2024-03-05
申请号：CN202311600535.8
申请日：2023-11-28
Applicant: 之江实验室
Abstract: 本发明公开了一种双极化基带接收电路和装置，属于无线通信领域。包括：模数转换单元、符号解析单元、数据恢复单元以及业务输出单元。模数转换单元包括插入在一对FMC连接器上的一对的高速采集子卡，每一个高速采集子卡集成了两片高速模数转换芯片；符号解析单元包括一个逻辑器件；数据恢复单元包括两个逻辑器件；业务输出单元包括多种输出数字业务接口，支持两个极化方向独立或联合业务输出两种形式。本发明的四级电路可以支撑在基带实施极化干扰消除，有效缓解对射频隔离度的需求，同时解决了在超高吞吐率模式下双极化干扰带来的基带系统并行度高、算法复杂问题，合理地把处理资源分配在两级共三片逻辑器件里，实现高效的实时业务处理和输出。
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公开(公告)号：CN117040996B
公开(公告)日：2024-02-13
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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公开(公告)号：CN117040996A
公开(公告)日：2023-11-10
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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公开(公告)号：CN114845376B
公开(公告)日：2023-09-05
申请号：CN202210456771.6
申请日：2022-04-24
Abstract: 本发明公开了一种基于FPGA的高速并行定时同步方法，该方法根据基准点的位置信息，从输入移位寄存器中选择所需的采样点输入数据；再根据基准点分数间隔和相位量化精度，从查找表获取匹配滤波系数，且与采样点输入数据相乘相加，获得多路采样点输出信号；定时误差提取模块利用并行采样点输出信号计算定时误差，并获得定时误差均值；误差均值经过环路滤波器，得到定时误差调整信号；数控振荡器根据误差调整信号，进行基准采样点的相位累积，生成输入数据的位置信息和查找表的地址信号。本发明提出的方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，可在保障优异定时同步性能的前提下，相对于传统方案节省大量逻辑资源。
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Patent Agency Ranking
公开(公告)号：CN114845376A
公开(公告)日：2022-08-02
申请号：CN202210456771.6
申请日：2022-04-24
Abstract: 本发明公开了一种基于FPGA的高速并行定时同步方法，该方法根据基准点的位置信息，从输入移位寄存器中选择所需的采样点输入数据；再根据基准点分数间隔和相位量化精度，从查找表获取匹配滤波系数，且与采样点输入数据相乘相加，获得多路采样点输出信号；定时误差提取模块利用并行采样点输出信号计算定时误差，并获得定时误差均值；误差均值经过环路滤波器，得到定时误差调整信号；数控振荡器根据误差调整信号，进行基准采样点的相位累积，生成输入数据的位置信息和查找表的地址信号。本发明提出的方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，可在保障优异定时同步性能的前提下，相对于传统方案节省大量逻辑资源。
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公开(公告)号：CN113315531B
公开(公告)日：2022-04-08
申请号：CN202110572937.6
申请日：2021-05-25
Applicant: 之江实验室
Abstract: 本发明公开了一种同时同频全双工信号接收方法，该方法包括：将发送基带信号作为自干扰参考信号，构建自干扰后对接收信号执行初级自干扰消除；将初级自干扰消除信号通过定时同步环路，由重采样a实现在有用信号最佳采样点的定时恢复，并将定时同步环路中的定时误差信号通过低通滤波后，控制重采样b1和重采样b2分别实现对自干扰参考信号和接收信号的最佳采样点恢复；利用重采样后的自干扰参考信号和接收信号执行联合自干扰消除与均衡，再通过信号解调完成对有用信号的接收。通过以上方法，可以显著增强同时同频全双工的自干扰消除能力，提升有用信号的接收性能。
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公开(公告)号：CN118036516A
公开(公告)日：2024-05-14
申请号：CN202410069499.5
申请日：2024-01-17
Applicant: 之江实验室
IPC: G06F30/327
Abstract: 本发明公开了一种应用于可编程逻辑器件高速JTAG编程的电路和装置，该电路包括USB连接器、USB转JTAG电路、JTAG连接器、切换电路和可编程逻辑器件，USB转JTAG电路通过USB连接器直接连接外部配置电脑，JTAG连接器通过官方下载器连接外部配置电脑，USB转JTAG电路的输出端和JTAG连接器的输出端连接切换电路的输入端，切换电路的输出端连接可编程逻辑器件；通过切换电路选择两种可编程逻辑器件的JTAG编程方式。本发明可以灵活切换编程方式，既可以单独对可编程逻辑器件进行编程，也可以对多片级联起来的可编程逻辑器件进行顺序编程，简洁了面板的接口设计，有利于提高编程速率，极大节省了调试时间。
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公开(公告)号：CN116506938A
公开(公告)日：2023-07-28
申请号：CN202310515482.3
申请日：2023-05-06
Applicant: 之江实验室
IPC: H04W56/00
Abstract: 本申请提供一种时钟同步电路和时钟同步装置。时钟同步电路用于多个模数转换器或数模转换器之间的时钟同步，时钟同步电路包括时钟源、主时钟电路和多个从时钟电路。时钟源用于输出参考时钟源信号。主时钟电路与时钟源连接，用于接收参考时钟源信号并输出SYNC同步脉冲和低频参考时钟信号。多个从时钟电路与多个模数转换器或数模转换器一一对应连接，多个从时钟电路与主时钟电路连接。本申请提供的时钟同步电路通过设置多个从时钟电路，可以避免PCB走线误差对高频时钟造成时序失配和相噪恶化，以简单、可靠和低成本的方式实现多通道和低相噪采样系统的整个时钟树。
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公开(公告)号：CN113315531A
公开(公告)日：2021-08-27
申请号：CN202110572937.6
申请日：2021-05-25
Applicant: 之江实验室
Abstract: 本发明公开了一种同时同频全双工信号接收方法，该方法包括：将发送基带信号作为自干扰参考信号，构建自干扰后对接收信号执行初级自干扰消除；将初级自干扰消除信号通过定时同步环路，由重采样a实现在有用信号最佳采样点的定时恢复，并将定时同步环路中的定时误差信号通过低通滤波后，控制重采样b1和重采样b2分别实现对自干扰参考信号和接收信号的最佳采样点恢复；利用重采样后的自干扰参考信号和接收信号执行联合自干扰消除与均衡，再通过信号解调完成对有用信号的接收。通过以上方法，可以显著增强同时同频全双工的自干扰消除能力，提升有用信号的接收性能。
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