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公开(公告)号：CN115603888B
公开(公告)日：2025-03-21
申请号：CN202211200705.9
申请日：2022-09-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于无线通信系统信号符号内时延的估计方法，该时延估计方法包括：步骤1：对基带信息进行预处理，得到正交振幅调制后的已调信号；步骤2：基于所述已调信号的IQ序列进行时延估计，所述时延为在关注的时间T内的偏移量ε与T的比值。基于本发明的实施例，能够准确估计出符号内时延。
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公开(公告)号：CN100437522C
公开(公告)日：2008-11-26
申请号：CN200510098390.1
申请日：2005-09-09
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种远程内存服务器及其构造方法。该内存服务器包括通信单元、控制单元、内存阵列单元组成。客户端主机可以通过远程内存访问协议访问远程内存服务器，支持多种访问类型。通信单元提供高带宽低延迟的通信机制，并且可以通过替换接口模块，支持多种类型的物理层和链路层通信协议。内存阵列单元提供大容量内存，并支持多种类型的内存模块，从而屏蔽器件差异，延长器件和系统生命周期。各单元之间通过点对点串行差分协议互连，其中通信单元和内存阵列单元之间通过灵活的高速互连网络实现动态绑定，实现高带宽条件下的高扩展性。内部处理器提供延迟隐藏支持，包括智能预取、数据预处理和数据迁移等，提高远程内存服务的性能。
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公开(公告)号：CN1928839A
公开(公告)日：2007-03-14
申请号：CN200510098390.1
申请日：2005-09-09
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种远程内存服务器及其构造方法。该内存服务器包括通信单元、控制单元、内存阵列单元组成。客户端主机可以通过远程内存访问协议访问远程内存服务器，支持多种访问类型。通信单元提供高带宽低延迟的通信机制，并且可以通过替换接口模块，支持多种类型的物理层和链路层通信协议。内存阵列单元提供大容量内存，并支持多种类型的内存模块，从而屏蔽器件差异，延长器件和系统生命周期。各单元之间通过点对点串行差分协议互连，其中通信单元和内存阵列单元之间通过灵活的高速互连网络实现动态绑定，实现高带宽条件下的高扩展性。内部处理器提供延迟隐藏支持，包括智能预取、数据预处理和数据迁移等，提高远程内存服务的性能。
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Patent Agency Ranking
公开(公告)号：CN103365776B
公开(公告)日：2016-04-13
申请号：CN201310269957.1
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于确定性重放的并行系统弱一致性的验证方法和系统。包括：数据竞争检测步骤，检测并行测试程序中存在的数据竞争操作，识别所有全局共享变量，对并行测试程序进行两次编译生成第一、二可执行文件,分别注入记录序信息函数和重放序信息函数；记录执行步骤，在待验证的并行系统上，执行第一可执行文件，调用记录序信息函数，记录所有同步操作和数据竞争操作的执行信息生成记录文件，获得全局共享变量值；重放执行步骤，在弱一致性正确的并行系统上，调用重放序信息函数约束执行第二可执行文件，再次获得全局共享变量值；状态比较步骤，如果两次全局共享变量的值相同，此次执行满足弱一致性，否则待验证的并行系统不满足弱一致性。
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公开(公告)号：CN103365776A
公开(公告)日：2013-10-23
申请号：CN201310269957.1
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于确定性重放的并行系统弱一致性的验证方法和系统。包括：数据竞争检测步骤，检测并行测试程序中存在的数据竞争操作，识别所有全局共享变量，对并行测试程序进行两次编译生成第一、二可执行文件,分别注入记录序信息函数和重放序信息函数；记录执行步骤，在待验证的并行系统上，执行第一可执行文件，调用记录序信息函数，记录所有同步操作和数据竞争操作的执行信息生成记录文件，获得全局共享变量值；重放执行步骤，在弱一致性正确的并行系统上，调用重放序信息函数约束执行第二可执行文件，再次获得全局共享变量值；状态比较步骤，如果两次全局共享变量的值相同，此次执行满足弱一致性，否则待验证的并行系统不满足弱一致性。
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公开(公告)号：CN100377104C
公开(公告)日：2008-03-26
申请号：CN200510008612.6
申请日：2005-02-28
Applicant: 中国科学院计算技术研究所
IPC: G06F11/34
Abstract: 本发明公开了一种内存访问信息实时捕获装置及访存信息捕获方法，该装置包括内存信号捕获逻辑单元、数据缓冲区单元、高速数据接口单元、嵌入式处理器单元及配置缓冲区单元，这些逻辑单元利用高速IO、大容量RAM和嵌入式处理器，实现高速内存接口和数据发送接口，并对数据进行预处理，所述内存访问信息实时捕获装置接收内存控制器信号。由于采用了并联的DDR内存接口作为捕获接口，以高速FIFO和高速IO进行数据存储、传送，由操作系统补丁和工具软件作为支持实现的。本发明所提供的装置能够在不修改原有系统硬件、对系统性能影响很小的情况下，实现实时、高速的访存信息捕获。
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公开(公告)号：CN1828550A
公开(公告)日：2006-09-06
申请号：CN200510008612.6
申请日：2005-02-28
Applicant: 中国科学院计算技术研究所
IPC: G06F11/34
Abstract: 本发明公开了一种内存访问信息实时捕获装置及访存信息捕获方法，该装置包括内存信号捕获逻辑单元、数据缓冲区单元、高速数据接口单元、嵌入式处理器单元及配置缓冲区单元，这些逻辑单元利用高速IO、大容量RAM和嵌入式处理器，实现高速内存接口和数据发送接口，并对数据进行预处理，所述内存访问信息实时捕获装置接收内存控制器信号。由于采用了并联的DDR内存接口作为捕获接口，以高速FIFO和高速IO进行数据存储、传送，由操作系统补丁和工具软件作为支持实现的。本发明所提供的装置能够在不修改原有系统硬件、对系统性能影响很小的情况下，实现实时、高速的访存信息捕获。
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公开(公告)号：CN115603888A
公开(公告)日：2023-01-13
申请号：CN202211200705.9
申请日：2022-09-29
Applicant: 中国科学院计算技术研究所(CN)
Abstract: 本发明提供一种用于无线通信系统信号符号内时延的估计方法，该时延估计方法包括：步骤1：对基带信息进行预处理，得到正交振幅调制后的已调信号；步骤2：基于所述已调信号的IQ序列进行时延估计，所述时延为在关注的时间T内的偏移量ε与T的比值。基于本发明的实施例，能够准确估计出符号内时延。
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