-
公开(公告)号：CN113326218B
公开(公告)日：2023-08-18
申请号：CN202110540644.X
申请日：2021-05-18
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 一种通信与调试设备电路，其特征在于，包括：第一板间高速通信连接器，包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片，一端与该CPU以太网MAC控制器接口互连，另一端为以太网收发器数据通信接口，包含四对全双工差分线。RJ45网口，包括四对双绞线屏蔽线差分线接口，与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片，该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口，分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信，该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器，与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。
-
公开(公告)号：CN113868177A
公开(公告)日：2021-12-31
申请号：CN202111031038.1
申请日：2021-09-03
Applicant: 中国科学院计算技术研究所
Abstract: 一种规模易扩展的嵌入式智能计算系统,包括：处理器模块，包括处理器主模块、内存装置、固态存储装置、通信网口装置、通信串口装置，该处理器主模块与该内存装置、该固态存储装置、该通信网口装置、该通信串口装置分别连接；智能加速模块，包括至少一路智能加速卡，至少一路加速卡连接器，该至少一路智能加速卡独立安装于该至少一路加速卡连接器且与该处理器主模块连接并实现通信；时钟模块，包括时钟产生器，用于提供参考时钟；使能模块，包括至少一路电源开关芯片，连接该至少一路加速卡连接器；电源模块，包含至少一电压转换芯片；连接器模块，用于提供外部电源输入和该处理器模块与外部高速差分信号和单端信号互连。
-
公开(公告)号：CN113868177B
公开(公告)日：2023-03-24
申请号：CN202111031038.1
申请日：2021-09-03
Applicant: 中国科学院计算技术研究所
Abstract: 一种规模易扩展的嵌入式智能计算系统,包括：处理器模块，包括处理器主模块、内存装置、固态存储装置、通信网口装置、通信串口装置，该处理器主模块与该内存装置、该固态存储装置、该通信网口装置、该通信串口装置分别连接；智能加速模块，包括至少一路智能加速卡，至少一路加速卡连接器，该至少一路智能加速卡独立安装于该至少一路加速卡连接器且与该处理器主模块连接并实现通信；时钟模块，包括时钟产生器，用于提供参考时钟；使能模块，包括至少一路电源开关芯片，连接该至少一路加速卡连接器；电源模块，包含至少一电压转换芯片；连接器模块，用于提供外部电源输入和该处理器模块与外部高速差分信号和单端信号互连。
-
公开(公告)号：CN113326218A
公开(公告)日：2021-08-31
申请号：CN202110540644.X
申请日：2021-05-18
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 一种通信与调试设备电路，其特征在于，包括：第一板间高速通信连接器，包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片，一端与该CPU以太网MAC控制器接口互连，另一端为以太网收发器数据通信接口，包含四对全双工差分线。RJ45网口，包括四对双绞线屏蔽线差分线接口，与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片，该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口，分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信，该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器，与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。
-
-
-
Search Results
4
records
(took 0.025 seconds)
