-
Patent Agency Ranking
公开(公告)号：CN109921892A
公开(公告)日：2019-06-21
申请号：CN201910035749.2
申请日：2019-01-15
Applicant: 中国科学院信息工程研究所
IPC: H04L9/00
Abstract: 本发明涉及一种基于测试向量的多维度侧信道泄露评估方法和系统。该方法包括：制定数据集大小、采集和评估能量波形、采集和评估电磁波形以及采集和评估加密时间数据四个阶段。本发明通过改进和拓展测试向量评估方法并制定更合理的安全阈值，实现了对能量、电磁和时间的多维度侧信道泄露的评估。而且，本发明大大降低了实施侧信道评估的技术门槛和评估时间，相比于传统的侧信道评估方法，可以更简单快速的得到评估结果。
-
公开(公告)号：CN110502933B
公开(公告)日：2021-07-13
申请号：CN201910604224.6
申请日：2019-07-05
Applicant: 中国科学院信息工程研究所
Abstract: 本发明涉及一种可抵抗基于flush操作的cache攻击的软硬协同计时器实现方法和系统。该系统包括初始化软件模块、硬件模块以及运行时软件模块。在初始化阶段，初始化软件模块与硬件模块之间相互协同，以测试安全范围内最高的时间分辨率，并把硬件模块中的安全低分辨率计时器调整到该时间分辨率；在运行时阶段，在出现flush操作时，可以短暂降低自身分辨率，而当没有flush操作时，恢复自身的高分辨率。通过这种flush操作和计时器分辨率的协同机制，可以有效的抵御基于flush操作的cache攻击。同时，本发明通过优化设计，保证了高安全性的同时，其自身的性能损失非常低，因此是一种高效、安全的计时器实现方法。
-
公开(公告)号：CN108650075A
公开(公告)日：2018-10-12
申请号：CN201810448155.X
申请日：2018-05-11
Applicant: 中国科学院信息工程研究所
Abstract: 本发明涉及一种抗侧信道攻击的软硬结合AES快速加密实现方法和系统。该方法包括：起始软件加密阶段，运行在全可编程SoC的ARM内核的软件程序上，指令操作的顺序被两个随机数R1和R2随机化，结束的时间点被R1随机化；硬件加密阶段，运行在全可编程SoC的FPGA上，其加密起始和结束的时间点被两个随机数R1和R2随机化；最后软件加密阶段，运行在全可编程SoC的ARM内核的软件程序上，指令操作的顺序被两个随机数R1和R2随机化，起始的时间点被R2随机化。本发明在保证高数据吞吐率的情况下，可同时抵御cache时间攻击、能量/电磁分析攻击，是一种高效、安全的AES加密方法。
-
公开(公告)号：CN108650075B
公开(公告)日：2020-09-08
申请号：CN201810448155.X
申请日：2018-05-11
Applicant: 中国科学院信息工程研究所
Abstract: 本发明涉及一种抗侧信道攻击的软硬结合AES快速加密实现方法和系统。该方法包括：起始软件加密阶段，运行在全可编程SoC的ARM内核的软件程序上，指令操作的顺序被两个随机数R1和R2随机化，结束的时间点被R1随机化；硬件加密阶段，运行在全可编程SoC的FPGA上，其加密起始和结束的时间点被两个随机数R1和R2随机化；最后软件加密阶段，运行在全可编程SoC的ARM内核的软件程序上，指令操作的顺序被两个随机数R1和R2随机化，起始的时间点被R2随机化。本发明在保证高数据吞吐率的情况下，可同时抵御cache时间攻击、能量/电磁分析攻击，是一种高效、安全的AES加密方法。
-
公开(公告)号：CN110502933A
公开(公告)日：2019-11-26
申请号：CN201910604224.6
申请日：2019-07-05
Applicant: 中国科学院信息工程研究所
Abstract: 本发明涉及一种可抵抗基于flush操作的cache攻击的软硬协同计时器实现方法和系统。该系统包括初始化软件模块、硬件模块以及运行时软件模块。在初始化阶段，初始化软件模块与硬件模块之间相互协同，以测试安全范围内最高的时间分辨率，并把硬件模块中的安全低分辨率计时器调整到该时间分辨率；在运行时阶段，在出现flush操作时，可以短暂降低自身分辨率，而当没有flush操作时，恢复自身的高分辨率。通过这种flush操作和计时器分辨率的协同机制，可以有效的抵御基于flush操作的cache攻击。同时，本发明通过优化设计，保证了高安全性的同时，其自身的性能损失非常低，因此是一种高效、安全的计时器实现方法。
-
-
-
-
Search Results
5
records
(took 0.022 seconds)
