-
公开(公告)号：CN118890045A
公开(公告)日：2024-11-01
申请号：CN202410966341.8
申请日：2024-07-18
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本申请提供一种基于双路径相位选择插值器的四分之一速率时钟恢复电路，属于高速集成电路领域，包括输入信号均衡器、多相采样时钟比较器、数字滤波器、相位选择/插值电路以及时钟锁定环路等多个电路模块。相较于传统基于全速率的相位选择/插值电路，本发明描述的数据时钟恢复电路时钟工作的最高频率为高速信号速率的一半，且实际使用的采样恢复时钟为高速信号频率的四分之一，有效降低了时钟系统的设计难度。同时通过额外引入一条基于DLL延时链锁定环路，提高系统锁定的稳定性，弥补由多相采样电路比较器、数字滤波器和相位选择/插值电路组成的反馈单环路失锁问题，有效的提供系统的稳定性。
-
公开(公告)号：CN118227540A
公开(公告)日：2024-06-21
申请号：CN202410357423.2
申请日：2024-03-27
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种高精度信号丢失检测电路，属于集成电路领域。所述高精度信号丢失检测电路包括阈值电压产生模块、电压比较器、偏置模块和均衡器；通过检测高速串行信号中差模幅度的方式进行的信号丢失判别方式，提高了检测精度。同时在阈值电压产生模块中，通过提取高速差分信号的共模电压，并在共模基础上叠加多档位可调的差模信号形成参考阈值电压，解决现有信号幅度检测时对检测阈值调整不方便的问题。本发明采用高精度电压比较器对设置的阈值电压和输入的高速差分信号进行比较，并输出判别信号。本发明能处理低幅度的正常信号，通过调整检测阈值使得调整和检测更具有灵活性，操作简单方便。
-
公开(公告)号：CN118316458A
公开(公告)日：2024-07-09
申请号：CN202410435548.2
申请日：2024-04-11
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种高速10：1并串转换电路，属于并串转换领域，包括时钟分频模块、低速并串转换模块和4:1并串转换模块；时钟分频模块接初始四相时钟，通过不同分频比的分频器对初始时钟进行多次分频，得到不同频率的时钟和低速并串转换模块路需要的20bit多相时钟；低速并串转换模块接10位并行0.1N Gbps数据、0.5N GHz四相单端时钟和0.05NGHz 20bit单端多相时钟，在时钟的控制下，实现对10位并行数据的并串转换，得到4位并行差分CMOS数据；4:1并串转换模块的数据位接上一级低速并串转换模块输出的4位并行差分数据，采样时钟为0.25N GHz的四相时钟和0.5N GHz的差分时钟；所述4:1并串转换模块在上述不同频率时钟的控制下，将4位并行差分数据最后转成1位并行的差分信号。
-
公开(公告)号：CN114884890A
公开(公告)日：2022-08-09
申请号：CN202210439319.9
申请日：2022-04-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L47/24
摘要： 本发明公开一种时间敏感网络数据帧抢占方法，属于时间敏感网络领域。PreemptablePacket组成mPacket并发送；若监测到有ExpressPacket抢占请求，PreemptablePacket暂停组成mPacket；开始发送ExpressPacket；ExpressPacket发送结束后，恢复mPacket已发送数据和PreemptablePacket剩余数据的发送。在IEEEStd802.3br&bu帧抢占协议基础上优化，在保留原有帧抢占协议的功能和流程的同时，面对可抢占帧已发送数据长度小于指定阈值长度的特定情况下，优化被快速帧抢占时的响应策略，立即实现快速帧发送，消除时间敏感帧抢占中的不确定时延问题。
-
-
-
搜索结果
4 条记录 (耗时 0.044 秒)
