公开(公告)号：CN118211542A

公开(公告)日：2024-06-18

申请号：CN202410406459.5

申请日：2024-04-07

Applicant: 东南大学 ,  南京集成电路设计自动化技术创新中心

Inventor： 曹鹏 ,  王子阳 ,  巩芮彤 ,  吴晨旭 ,  叶雨萱 ,  戚山珊 ,  丁文杰

IPC: G06F30/3315 ,  G06F30/327 ,  G06N5/01 ,  G06N20/00

Abstract: 本发明公开了一种数字集成电路线延时预测方法、设备及存储介质，首先，通过物理设计工具对电路进行物理设计，提取电路布线后版图寄生参数信息作为预测模型的输入特征，然后通过在spef网表中提取路径拓扑信息，进行序列特征预处理，将处理后的特征作为矩匹配模型的输入，建立起网表拓扑结构与线延时之间的联系。将矩匹配模型的输出和网表拓扑信息预处理的输出进行合并后作为XGboost模型和随机森林模型的特征输入。最后运用贝叶斯优化的方法进行超参数优化，得到鲁棒性较强的延时预测模型，输出延时预测值。本发明与传统精确模型方法相比，能够在较低的仿真开销情况下，取得更高精度的预测效果，对于数字集成电路的下时序签核具有重要意义。

公开(公告)号：CN116665728A

公开(公告)日：2023-08-29

申请号：CN202310229360.8

申请日：2023-03-10

Applicant: 东南大学

Inventor： 朱权海 ,  苏炯哲 ,  孟婧 ,  王子阳 ,  顾钫天 ,  边中鉴 ,  蔡浩

IPC: G11C11/15 ,  G11C11/16

Abstract: 本发明公开了一种用于磁性随机存储器的存内全加器电路，具有双工作模式：读出放大模式和存内计算CIM模式。对于数据读取，可以在低电压和低隧道磁阻率下获得高良率。对于存内逻辑运算，存储阵列同一列中任意两个存储单元的半加结果都可以通过一步运算得到，再结合外围电路，该方案可以形成一个全加器。通过重新设计存储器阵列的外围电路，可以构建一个多位全加器，相比纯逻辑电路，所提出的32位全加器可以降低25％的能耗。现阶段，基于非易失性存储器的存内计算是降低能耗和延迟的主要方案之一。