公开(公告)号：CN114239444A

公开(公告)日：2022-03-25

申请号：CN202111570389.X

申请日：2021-12-21

Applicant: 东南大学

Inventor： 田茜 ,  余显宗 ,  蔡意超 ,  时龙兴 ,  宋慧滨 ,  闫浩

IPC: G06F30/327 ,  G06F30/3312 ,  G06F115/02

Abstract: 本发明提出一种基于块的电路延时模型的建立方法，提高先进工艺近阈值工作电压条件下，电路时序行为描述的准确性，以及大规模电路时序行为分析的速度。首先，采用基于块的统计静态时序分析方法，计算单输入单输出、双输入单输出、多输入单输出的延时特征，均值和方差，并通过仿真建立增量Δ模型，提高延时精度。其次，将组合逻辑电路网表转化成有向无环图，计算延时概率，标注有向无环图每条边的权值，采用平均‑最大联合标签最短路径算法，获得电路关键路径，结合Yen's偏离算法获得关键路径集合。

公开(公告)号：CN114239444B

公开(公告)日：2023-08-29

申请号：CN202111570389.X

申请日：2021-12-21

Applicant: 东南大学

Inventor： 田茜 ,  余显宗 ,  蔡意超 ,  时龙兴 ,  宋慧滨 ,  闫浩

IPC: G06F30/327 ,  G06F30/3312 ,  G06F115/02

Abstract: 本发明提出一种基于块的电路延时模型的建立方法，提高先进工艺近阈值工作电压条件下，电路时序行为描述的准确性，以及大规模电路时序行为分析的速度。首先，采用基于块的统计静态时序分析方法，计算单输入单输出、双输入单输出、多输入单输出的延时特征，均值和方差，并通过仿真建立增量Δ模型，提高延时精度。其次，将组合逻辑电路网表转化成有向无环图，计算延时概率，标注有向无环图每条边的权值，采用平均‑最大联合标签最短路径算法，获得电路关键路径，结合Yen's偏离算法获得关键路径集合。