公开(公告)号：CN113298237B

公开(公告)日：2024-05-14

申请号：CN202110697592.7

申请日：2021-06-23

Applicant: 东南大学

Inventor： 陆生礼 ,  疏建 ,  王汉霖 ,  庞伟

IPC: G06N3/0464 ,  G06N3/084 ,  G06F15/78

Abstract: 本发明公开一种基于FPGA的卷积神经网络片上训练加速器，属于计算、推算或计数的技术领域。本卷积神经网络片上训练加速器主要包括：输入数据缓存器、权重数据缓存器、中间运算值缓存器、多模式PE运算单元、最值统计模块、批量归一化模块、激活函数运算模块、量化模块、最大池化模块、梯度更新模块、批量归一化更新模块、编码模块以及逻辑控制模块。本发明通过对各模块的优化设计，实现同时对多张图进行运算，增加了硬件加速器运行时的并行性，降低了对硬件资源的需求，并减少训练过程中的数据流动量，提高了运算效率。本发明通过尽可能充分利用硬件资源，而较为创新地提出了在资源有限的FPGA开发板上进行卷积神经网络训练的实现方法。

公开(公告)号：CN113298237A

公开(公告)日：2021-08-24

申请号：CN202110697592.7

申请日：2021-06-23

Applicant: 东南大学

Inventor： 陆生礼 ,  疏建 ,  王汉霖 ,  庞伟

IPC: G06N3/04 ,  G06N3/08 ,  G06F15/78

Abstract: 本发明公开一种基于FPGA的卷积神经网络片上训练加速器，属于计算、推算或计数的技术领域。本卷积神经网络片上训练加速器主要包括：输入数据缓存器、权重数据缓存器、中间运算值缓存器、多模式PE运算单元、最值统计模块、批量归一化模块、激活函数运算模块、量化模块、最大池化模块、梯度更新模块、批量归一化更新模块、编码模块以及逻辑控制模块。本发明通过对各模块的优化设计，实现同时对多张图进行运算，增加了硬件加速器运行时的并行性，降低了对硬件资源的需求，并减少训练过程中的数据流动量，提高了运算效率。本发明通过尽可能充分利用硬件资源，而较为创新地提出了在资源有限的FPGA开发板上进行卷积神经网络训练的实现方法。