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公开(公告)号：CN1148878C
公开(公告)日：2004-05-05
申请号：CN02112603.8
申请日：2002-01-29
Applicant: 东南大学
Abstract: 实现帕斯卡三角形数值运算的装置是一种实现N-数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成，其中每一级累加器由延时器、补码器、全加器所组成，延时器的输入端接前一级累加器的输出端，延时器的输出端接全加器的输入端，全加器的输入端还分别与补码器、前一级累加器的输出端、本级的信号输入端相接；延时器由D触发器构成，补码器由或门和异或门构成，全加器由全加器电路构成，延时器的输入端即D触发器的输入端接前一级全加器电路的输出端，D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。
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公开(公告)号：CN1361592A
公开(公告)日：2002-07-31
申请号：CN02112603.8
申请日：2002-01-29
Applicant: 东南大学
Abstract: 实现帕斯卡三角形数值运算的装置,是一种实现N－数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成,其中每一级累加器由延时器、补码器、全加器所组成,延时器的输入端接前一级累加器的输出端,延时器的输出端接全加器的输入端,全加器的输入端还分别与补码器、前一级累加器的输出端OUTn+1、本级的信号输入端INn相接;延时器由D触发器构成,补码器由或门和异或门构成,全加器由全加器电路构成,延时器的输入端即D触发器的输入端接前一级全加器电路的输出端,D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。
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