公开(公告)号：CN105045722B

公开(公告)日：2018-06-05

申请号：CN201510530922.8

申请日：2015-08-26

Applicant: 东南大学

Inventor： 刘昊 ,  何雅乾 ,  黄成

IPC: G06F12/02

Abstract: 本发明公开了一种用于高性能RF自动测试平台的DDR2‑SDRAM控制器及相应的低延迟优化方法，该DDR2‑SDRAM控制器特点是，第一其并不将外部存储模组视为单个资源，而是根据DRAM模组的rank和bank结构，将存储器存储空间划为几个独立的逻辑资源，每个资源为一个有访存需求的任务私有，并在此基础上本发明设计了相应的仲裁方式和指令序列。第二是其改进了刷新机制，控制器在60个访存指令周期的结尾安排1个刷新周期，通过行访问刷新存储阵列中的指定行，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。最终使得系统各任务的最大访存延迟性能得到比较大的改善。

公开(公告)号：CN105045722A

公开(公告)日：2015-11-11

申请号：CN201510530922.8

申请日：2015-08-26

Applicant: 东南大学

Inventor： 刘昊 ,  何雅乾 ,  黄成

IPC: G06F12/02

Abstract: 本发明公开了一种用于高性能RF自动测试平台的DDR2-SDRAM控制器及相应的低延迟优化方法，该DDR2-SDRAM控制器特点是，第一其并不将外部存储模组视为单个资源，而是根据DRAM模组的rank和bank结构，将存储器存储空间划为几个独立的逻辑资源，每个资源为一个有访存需求的任务私有，并在此基础上本发明设计了相应的仲裁方式和指令序列。第二是其改进了刷新机制，控制器在60个访存指令周期的结尾安排1个刷新周期，通过行访问刷新存储阵列中的指定行，将刷新时间化整为零，降低了访存请求和刷新请求冲突对访存延迟的影响。最终使得系统各任务的最大访存延迟性能得到比较大的改善。