公开(公告)号：CN112217625A

公开(公告)日：2021-01-12

申请号：CN202011295097.5

申请日：2020-11-18

Applicant: 上海无线电设备研究所

Inventor： 纪苏远 ,  张明利 ,  李阿明 ,  施菊 ,  周戌初 ,  马景馨

IPC: H04L7/04 ,  H04L27/26

Abstract: 本发明公开了一种基于FPGA的SC‑FDE定时粗同步实现方法和装置，该方法包括S1、数据缓存模块将未经过延时的输入数据和经过延时的输入数据分别送到相关窗口能量计算模块和延迟相关能量计算模块；S2、延迟相关能量计算模块对未经过延时的输入数据和经过延时的输入数据进行处理，得到简化后的未经过延时的输入数据和经过延时的输入数据的相关系数；S3、相关窗口能量计算模块计算延时窗口长度内接收数据的能量值；S4、帧搜索模块统计度量函数连续大于阈值的点数，找出数据帧的起始位置。

公开(公告)号：CN113472713A

公开(公告)日：2021-10-01

申请号：CN202110894308.5

申请日：2021-08-04

Applicant: 上海无线电设备研究所

Inventor： 武霄泳 ,  李腾飞 ,  费聚锋 ,  施群 ,  施菊 ,  顾虹

IPC: H04L27/38 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明公开了一种基于神经网络的高阶调制信号解调方法，其包括训练神经网络与使用神经网络解调；其中，训练神经网络是得到固定神经网络权值用于实际信号处理的过程；使用神经网络解调是实际信号借助已训练的神经网络处理最终得到解调信息的过程。本发明所公开的基于神经网络解调的接收机包括预处理模块，用于对接收的高阶调制采样信号进行信号预处理并输出并行采样信号；神经网络模块，用于对输入的并行采样信号进行学习并输出并行码元信息；后处理模块，用于接收并行码元信息，以及实现并行码元输出信息的并串转换。本发明具有简单的软硬件复杂度、高效的并行处理效率以及适用范围广泛的优点。

公开(公告)号：CN112217625B

公开(公告)日：2022-12-23

申请号：CN202011295097.5

申请日：2020-11-18

Applicant: 上海无线电设备研究所

Inventor： 纪苏远 ,  张明利 ,  李阿明 ,  施菊 ,  周戌初 ,  马景馨

IPC: H04L7/04 ,  H04L27/26

Abstract: 本发明公开了一种基于FPGA的SC‑FDE定时粗同步实现方法和装置，该方法包括S1、数据缓存模块将未经过延时的输入数据和经过延时的输入数据分别送到相关窗口能量计算模块和延迟相关能量计算模块；S2、延迟相关能量计算模块对未经过延时的输入数据和经过延时的输入数据进行处理，得到简化后的未经过延时的输入数据和经过延时的输入数据的相关系数；S3、相关窗口能量计算模块计算延时窗口长度内接收数据的能量值；S4、帧搜索模块统计度量函数连续大于阈值的点数，找出数据帧的起始位置。