公开(公告)号：CN119906453A

公开(公告)日：2025-04-29

申请号：CN202510001838.0

申请日：2025-01-02

Applicant: 上海安路信息科技股份有限公司

Inventor： 宋灿辉 ,  金健 ,  杨乾辉

IPC: H04B1/401 ,  H04L45/48 ,  H04L45/12 ,  H04L45/247

Abstract: 本发明公开了一种多位宽电子森林的优化方法、装置、设备及介质，所述方法包括：在获取待处理的多位宽电子森林后，确定所述多位宽电子森林是否存在目标选择器，所述目标选择器是其中一个输入信号为公共数据的多路选择器；若所述多位宽电子森林存在目标选择器，则根据所述目标选择器对所述多位宽电子森林进行迭代优化，得到目标电子森林；所述迭代优化是调整所述多位宽电子森林内所述目标选择器的输入信号的连接关系的处理。本发明通过调整多位宽电子森林内输入信号为公共数据的多路选择器的连接关系，可以清除该多路选择器，从而可以简化多位宽电子森林的结构，减少多路选择器的数量，在降低电路成本的基础上提升计算资源以满足现有的应用需求。

公开(公告)号：CN118300599A

公开(公告)日：2024-07-05

申请号：CN202410492937.9

申请日：2024-04-23

Applicant: 上海安路信息科技股份有限公司

Inventor： 金健 ,  宋灿辉

IPC: H03K19/173 ,  G06F7/501

Abstract: 本申请涉及集成电路技术领域，公开一种合并计数器的电路，包括：触发器和加法器；触发器具有时钟端口、复位端口、使能端口、数据输入端口和数据输出端口，时钟端口、复位端口及使能端口各自接收来自多个不同源的值相同的多个信号，多个数据输入信号具有不同的数据位宽且数据位宽为m‑i比特对应的数据输入信号中低m‑i‑j位数据与数据位宽为m‑i‑j比特对应的数据输入信号的值相同，其中m取大于1的正整数，i取值范围为[0,m‑1]，j取值范围为[1,m‑2]，i>j。加法器的一个输入端口连接常数信号，另一输入端口耦合到数据输出端口，输出端口耦合到数据输入端口。数据输出端口具有多比特位宽，数据输出端口按低位到高位的顺序将数据中的每个比特各自输出到相应的下游电路。本申请采用基于功能分析的合并方式，达到更优的计数器合并结果。