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公开(公告)号：CN119724276A
公开(公告)日：2025-03-28
申请号：CN202311284532.8
申请日：2023-09-28
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种存储器内建时序调整电路及方法、存储器，该电路包括：延时可调时序模块，用于输入时钟信号，对时钟信号进行延时输出；在正常工作模式下输入外部时钟信号；在时序调整模式下输入内部时钟信号；时序检测模块，用于在时序调整模式下利用内部时钟信号对延时可调时序模块配置不同延时参数进行时序检测，输出检测信号；调整结果判断模块，用于根据检测信号确定最优延时参数；延时配置模块，用于将最优延时参数写入存储单元；延时可调时序模块在正常工作模式下根据存储单元中写入的最优延时参数对外部时钟信号进行延时输出，以控制存储器的读写操作。本发明方案可以使存储器的工作频率达到最佳，进而保证存储器的性能。
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