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公开(公告)号：CN108073740B
公开(公告)日：2021-05-28
申请号：CN201611013354.5
申请日：2016-11-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34 , G06F30/392
Abstract: 一种FPGA详细布局的模拟退火方法，根据合法化布局后形成的初始布局计算模拟退火的初始温度，移动单元模块对当前布局进行优化，根据单元模块移动的接受率，在初始温度基础上对单目标的温度值进行固定比例的迭代调节，采用归一化系数对多目标的目标值进行归一化，采用温度比例系数对经过迭代调节后的单目标温度值进行修正迭代计算，得到多目标的温度值。本发明在单目标优化的基础上，对多目标优化进行了归一化处理和比例系数调节，保证了优化结果的一致性和多目标优化的有效性，消除了传统模拟退火方法中降温策略的不合理对布局的质量和速度造成的影响，调节后的温度更利于布局质量和速度的提高。
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公开(公告)号：CN108470078B
公开(公告)日：2021-12-03
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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公开(公告)号：CN108470078A
公开(公告)日：2018-08-31
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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Patent Agency Ranking
公开(公告)号：CN108287932A
公开(公告)日：2018-07-17
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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公开(公告)号：CN107977477A
公开(公告)日：2018-05-01
申请号：CN201610919839.4
申请日：2016-10-21
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA芯片的版图生成方法及装置，采用版图生成装置生成FPGA芯片的版图，所述生成方法包括：读取所述FPGA芯片对应的模块数据文件，获取各功能模块中所有元素的元素信息及各元素之间的连接关系；根据所述各功能模块中所有元素的元素信息及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置；根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间连线，得到所述FPGA芯片的版图并输出。采用上述方案，可以在减小版图设计工程师工作量的同时，提高FPGA芯片模块版图布线的准确度。
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公开(公告)号：CN108287932B
公开(公告)日：2021-09-21
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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公开(公告)号：CN108073740A
公开(公告)日：2018-05-25
申请号：CN201611013354.5
申请日：2016-11-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA详细布局的模拟退火方法，根据合法化布局后形成的初始布局计算模拟退火的初始温度，移动单元模块对当前布局进行优化，根据单元模块移动的接受率，在初始温度基础上对单目标的温度值进行固定比例的迭代调节，采用归一化系数对多目标的目标值进行归一化，采用温度比例系数对经过迭代调节后的单目标温度值进行修正迭代计算，得到多目标的温度值。本发明在单目标优化的基础上，对多目标优化进行了归一化处理和比例系数调节，保证了优化结果的一致性和多目标优化的有效性，消除了传统模拟退火方法中降温策略的不合理对布局的质量和速度造成的影响，调节后的温度更利于布局质量和速度的提高。
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公开(公告)号：CN107967704A
公开(公告)日：2018-04-27
申请号：CN201610914077.9
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种FPGA芯片版图连线显示方法，其包含以下步骤：S1、为整个版图的显示预先存储不同显示等级的单元格图片；S2、为每一个显示等级创建一个kdtree；S3、版图被缩放到某一等级时，根据当前显示等级对应的kdtree查找应该被高亮显示的连线和PIP；S4、对需要被高亮显示的连线和PIP进行高亮显示。其优点是：可以通过被选中的连线，找到与之相关联的其它段连线及PIP，并进行高亮显示，对于其它连线，不需要刷新，从而提高查询速度，减少内存使用。
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