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公开(公告)号：CN117149671B
公开(公告)日：2024-05-24
申请号：CN202311109926.X
申请日：2023-08-30
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
IPC分类号： G06F12/0806
摘要： 本申请提供一种缓存实现方法、系统、介质及电子设备，应用于功能存储器，功能存储器采用n路组相联结构，n≥2，n为整数；每一路组相联结构的深度为x位，宽度为y位，功能存储器的深度为x位，宽度为n×y位；功能存储器具有位写使能功能；缓存实现方法包括：从功能存储器的x个深度中选择一个深度作为目标深度，并将目标深度下对应的存储单元作为目标存储单元组；基于第一映射规则和写选择信号对目标存储单元组执行写操作；和/或基于第二映射规则和读选择信号对目标存储单元组执行读操作；本申请针对多路组相联结构的缓存，通过引入功能存储器，将多路组相联结构实现在一存储器上，节省多个存储器的间距，减少布局布线压力，提升处理器内核频率。
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公开(公告)号：CN117149671A
公开(公告)日：2023-12-01
申请号：CN202311109926.X
申请日：2023-08-30
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
IPC分类号： G06F12/0806
摘要： 本申请提供一种缓存实现方法、系统、介质及电子设备，应用于功能存储器，功能存储器采用n路组相联结构，n≥2，n为整数；每一路组相联结构的深度为x位，宽度为y位，功能存储器的深度为x位，宽度为n×y位；功能存储器具有位写使能功能；缓存实现方法包括：从功能存储器的x个深度中选择一个深度作为目标深度，并将目标深度下对应的存储单元作为目标存储单元组；基于第一映射规则和写选择信号对目标存储单元组执行写操作；和/或基于第二映射规则和读选择信号对目标存储单元组执行读操作；本申请针对多路组相联结构的缓存，通过引入功能存储器，将多路组相联结构实现在一存储器上，节省多个存储器的间距，减少布局布线压力，提升处理器内核频率。
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公开(公告)号：CN117687598B
公开(公告)日：2024-08-09
申请号：CN202311762671.7
申请日：2023-12-19
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
摘要： 本申请涉及一种多项式乘加处理电路和芯片。所述多项式乘加处理电路包括：获取模块，用于获取待处理的两个目标数据；处理模块，至少包括按位与单元以及包括第一处理单元的第二处理单元，按位与单元用于根据两个目标数据生成按位与结果，第一处理单元用于根据第一操作指令和按位与结果生成第一位宽类型的第一异或结果，第二处理单元用于根据第二操作指令、按位与结果和第一异或结果，生成第二位宽类型的第二异或结果；生成模块，用于根据接收的多个类型使能信号、第一异或结果和第二异或结果生成两个目标数据的目标结果。本申请能够减少逻辑电路资源的占用，提高多项式乘加的处理速度。
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公开(公告)号：CN117687598A
公开(公告)日：2024-03-12
申请号：CN202311762671.7
申请日：2023-12-19
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
摘要： 本申请涉及一种多项式乘加处理电路和芯片。所述多项式乘加处理电路包括：获取模块，用于获取待处理的两个目标数据；处理模块，至少包括按位与单元以及包括第一处理单元的第二处理单元，按位与单元用于根据两个目标数据生成按位与结果，第一处理单元用于根据第一操作指令和按位与结果生成第一位宽类型的第一异或结果，第二处理单元用于根据第二操作指令、按位与结果和第一异或结果，生成第二位宽类型的第二异或结果；生成模块，用于根据接收的多个类型使能信号、第一异或结果和第二异或结果生成两个目标数据的目标结果。本申请能够减少逻辑电路资源的占用，提高多项式乘加的处理速度。
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公开(公告)号：CN116974514B
公开(公告)日：2024-02-02
申请号：CN202310906659.2
申请日：2023-07-21
申请人： 北京市合芯数字科技有限公司 , 合芯科技有限公司
发明人： 孙超
IPC分类号： G06F7/505
摘要： 本公开实施例中的位值计数电路装置、处理器芯片及位值计数方法，装置包括：一组位值计数器，每个位值计数器输入的二进数数据的片段，输出片段中预设位值个数的位值计数信息，构成一个位值计数信息组；至少一级加法器组；每一级加法器组中的每个加法器分别根据前级输出的每至少两个位值计数信息进行计和，以得到本级输出的每个位值计数信息；每一级加法器组输出的各位值计数信息构成一个位值计数信息组；第一存储单元，存储各位值计数信息；多路选择器，基于选择信号确定对应一种位宽的目标位值计数结果并输出。通过并行统计二进制数据片段的预设位值个数，配合每级加法器组实现能选择不同位宽统计结果输出；可在高频运行，处理速度快。
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公开(公告)号：CN116974514A
公开(公告)日：2023-10-31
申请号：CN202310906659.2
申请日：2023-07-21
申请人： 北京市合芯数字科技有限公司 , 合芯科技有限公司
发明人： 孙超
IPC分类号： G06F7/505
摘要： 本公开实施例中的位值计数电路装置、处理器芯片及位值计数方法，装置包括：一组位值计数器，每个位值计数器输入的二进数数据的片段，输出片段中预设位值个数的位值计数信息，构成一个位值计数信息组；至少一级加法器组；每一级加法器组中的每个加法器分别根据前级输出的每至少两个位值计数信息进行计和，以得到本级输出的每个位值计数信息；每一级加法器组输出的各位值计数信息构成一个位值计数信息组；第一存储单元，存储各位值计数信息；多路选择器，基于选择信号确定对应一种位宽的目标位值计数结果并输出。通过并行统计二进制数据片段的预设位值个数，配合每级加法器组实现能选择不同位宽统计结果输出；可在高频运行，处理速度快。
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