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公开(公告)号：CN103631740B
公开(公告)日：2018-02-13
申请号：CN201210305987.9
申请日：2012-08-24
Applicant: 上海华虹集成电路有限责任公司
Abstract: 本发明公开了一种SD卡在SPI模式下传输自适应字节对齐的电路，包括：一命令包接收检测电路，一数据包接收检测电路，一或门，一片选信号计数器，一响应包发送控制电路，一数据包发送控制电路，一安全数码卡SD总线控制电路。本发明使SD卡能够自适应地与片选信号字节对齐，提高SD卡的兼容性。
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公开(公告)号：CN105022974B
公开(公告)日：2017-10-31
申请号：CN201410163173.5
申请日：2014-04-22
Applicant: 上海华虹集成电路有限责任公司
IPC: G06K7/00
Abstract: 本发明公开了一种ISO/IEC15693协议的解码器中无副载波检测电路，包括：一副载波存在标志检测电路，一干扰副载波过滤电路，一计数器，一无副载波使能信号判决电路，一无副载波信号检测电路。本发明利用计数器，在解码器解码出曼彻斯特码之前，直接计算无副载波的长度作为接收结束的条件之一，而不是在解码出曼彻斯特编码之后进行判断。对于不同速率的副载波，能独立产生无副载波的标志信号。这样做的优点在于，对于信号差而导致的曼彻斯特码解码错误，读卡机不会过早的结束接收，而是会将这一帧数据完整接收完，不会影响下一帧数据的接收。
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公开(公告)号：CN104932832A
公开(公告)日：2015-09-23
申请号：CN201410105846.1
申请日：2014-03-20
Applicant: 上海华虹集成电路有限责任公司
IPC: G06F3/06
Abstract: 本发明公开了一种FIFO电路，包括：多个FIFO长度信号延时单元电路，利用对FIFO电路中的FIFO长度信号做不同程度的延时处理，改进后的FIFO电路在实际应用中被微处理器读取FIFO长度信号后，会避免微处理器对于FIFO电路的误操作，例如往FIFO电路中多写或者多读字节。本发明能够避免在应用电路中，微处理器作为主机对于从机电路中FIFO电路的误操作带来的应用上的错误，提高了FIFO电路的稳定性和逻辑正确性。
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公开(公告)号：CN104777761A
公开(公告)日：2015-07-15
申请号：CN201410017032.2
申请日：2014-01-15
Applicant: 上海华虹集成电路有限责任公司
IPC: G05B19/04
CPC classification number: G05B19/042 , G05B2219/25257
Abstract: 本发明公开了一种实现MCU安全性的方法，MCU上电后，利用电源监测电路把MCU芯片内部的总复位信号置位“1”，然后，启动MCU芯片内部的RC振荡电路，同时启动上电复位自适应电路；上电复位自适应电路立即读取存放于Flash安全位置的128位安全密钥；并将安全密钥存放在密码匹配电路，之后释放总复位信号；JTAG调试接口默认是关闭状态；当MCU芯片工作后，密码匹配电路开始工作；当外部输入密码时，密码匹配电路对该密码与安全密钥进行匹配确认，匹配确认为正确后，JTAG调试接口打开，否则进行全MCU芯片的擦除。本发明还公开了一种实现MCU安全性的电路。本发明能够增强超低功耗MCU的安全性，极高的增加入侵者的破解成本。
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公开(公告)号：CN104639482A
公开(公告)日：2015-05-20
申请号：CN201310562526.4
申请日：2013-11-12
Applicant: 上海华虹集成电路有限责任公司
IPC: H04L27/22
CPC classification number: H04L27/227
Abstract: 本发明公开了一种解码ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号的解码器，包括：一BPSK调制信号周期测量电路，一信号同步位边界检测电路，一周期法判决数据译码电路，一帧头检测电路，一帧尾检测电路，一状态标志产生电路，一接收编码错误检测逻辑电路，一数据解码有效标志产生电路。利用对副载波BPSK调制信号所代表的逻辑0和1进行周期法判决，即检测两个连续BPSK调制信号上升沿之间的时间宽度来判断解码数据的逻辑1与0，然后对照ISO/IEC 14443协议规定的编码规律，结合状态机，来检测TYPE B卡片发送的帧头，帧尾，对数据译码以及出比特编码错误标志。本发明能够提高所述解码器的抗干扰性能。
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Patent Agency Ranking
公开(公告)号：CN103823633A
公开(公告)日：2014-05-28
申请号：CN201210461856.X
申请日：2012-11-16
Applicant: 上海华虹集成电路有限责任公司
IPC: G06F3/06
Abstract: 本发明公开了一种小文件管理电路，状态机根据软件的配置和指示，对缓冲器中小文件的位置和大小进行记录；利用空闲时间，状态机指示FLASH控制电路将FLASH中已有的且未拼接的小文件读到缓冲器中；根据当前小文件的大小，计算出已有小文件中与当前小文件适合拼接的小文件；控制所述缓冲器把当前小文件和与之匹配的小文件存在一起；将拼接完成后的小文件，从缓冲器写入到FLASH；对FLASH编程；利用空闲时间，所述状态机指示FLASH控制电路将拼接完成后且已写入FLASH的小文件所占有的在拼接之前的FLASH空间擦除。本发明能有效提高小文件的访问速度。
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公开(公告)号：CN102456087B
公开(公告)日：2013-12-04
申请号：CN201010529950.5
申请日：2010-11-03
Applicant: 上海华虹集成电路有限责任公司
IPC: G06F17/50
Abstract: 本发明通过采用对时钟通路的干预，使得数据通路的设计问题部分转移到时钟通路上，解决芯片工作频率降低以及因修复建立时序所带来的芯片设计面积增加的问题。包含步骤为：分析时序违反例的特点；分析有违反例的路径；所有起点为起点的路径有足够的保持时间余量，以及所有起点为终点的路径有足够的建立时间余量时，进入采用缩短路径起点的时钟延时来修复建立时序方式；所有终点为终点的路径有足够的保持时间余量，以及所有终点为起点的路径有足够的建立时间余量时，进入采用加大路径终点的时钟延时来修复建立时序的方式。本发明所提出的内容，选择不同的时钟延迟的设计方式，能有效降低集成电路芯片设计的电路复杂度，提高芯片的工作频率，降低芯片设计面积。
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公开(公告)号：CN102456087A
公开(公告)日：2012-05-16
申请号：CN201010529950.5
申请日：2010-11-03
Applicant: 上海华虹集成电路有限责任公司
IPC: G06F17/50
Abstract: 本发明通过采用对时钟通路的干预，使得数据通路的设计问题部分转移到时钟通路上，解决芯片工作频率降低以及因修复建立时序所带来的芯片设计面积增加的问题。包含步骤为：分析时序违反例的特点；分析有违反例的路径；所有起点为起点的路径有足够的保持时间余量，以及所有起点为终点的路径有足够的建立时间余量时，进入采用缩短路径起点的时钟延时来修复建立时序方式；所有终点为终点的路径有足够的保持时间余量，以及所有终点为起点的路径有足够的建立时间余量时，进入采用加大路径终点的时钟延时来修复建立时序的方式。本发明所提出的内容，选择不同的时钟延迟的设计方式，能有效降低集成电路芯片设计的电路复杂度，提高芯片的工作频率，降低芯片设计面积。
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公开(公告)号：CN104767701B
公开(公告)日：2018-12-11
申请号：CN201410005071.0
申请日：2014-01-06
Applicant: 上海华虹集成电路有限责任公司
Inventor： 王永流
Abstract: 本发明公开了一种带有SOF、EOF和EGT的整帧数据解调方法，针对ISO/IEC14443typeB协议规定的106k波特率或212k波特率BPSK副载波特点，在数据期间用开窗法解调数据，得到数据期翻转结果信号；在SOF,EOF,EGT期间，根据位周期检测得到SOF、EOF和EGT翻转点检测结果信号并对其进行延迟，使其与所述数据期翻转结果信号匹配，完成整帧数据的解调。本发明还公开了一种带有SOF、EOF和EGT的整帧数据解调电路，包括：基准ETU计数器，翻转时机延迟阵列电路，翻转结果延迟阵列电路，数据解调产生模块。本发明既能降低误码率，又能为后续模块对帧结构的判断提供准确和完整的副载波解调信号。
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公开(公告)号：CN105610454A
公开(公告)日：2016-05-25
申请号：CN201410663112.5
申请日：2014-11-19
Applicant: 上海华虹集成电路有限责任公司
Abstract: 本发明公开了一种接收机正交信号自动校正方法，分为两个阶段，第一阶段是校正阶段，第二阶段为正常接收阶段。在校正阶段，接收机用本地载波信号代替射频接收信号，并且根据本地载波信号的正交信号经过低通滤波后得到的Q路数据信号来调整Q路载波信号的相位，当Q路数据信号的幅度小于一定阈值后，校正阶段结束，得到Q路校正参数，在正常接收阶段，接收机用此Q路校正参数产生Q路载波信号，从而得到精确正交的I，Q两路载波信号。本发明还公开了一种用于所述方法的无线接收机。本发明能将射频接收机中的I，Q两路载波信号自动校正为相差90度。
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