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公开(公告)号：CN101882466B
公开(公告)日：2013-03-27
申请号：CN201010175935.5
申请日：2010-05-05
Inventor： 金田义宣
CPC classification number: G11C16/08 , G11C16/102 , G11C2216/30
Abstract: 本发明提供一种能够减少EEPROM的写入时间的非易失性半导体存储装置。当模式切换信号COMB为L电平时，将EEPROM(1)设定成单体模式。此时，分别根据第一端口的控制信号SCL1、SDA1和第二端口的控制信号SCL2、SDA2对第一和第二存储体(21、22)独立地进行存取。当模式切换信号COMB为H电平时，将EEPROM(1)设定成联合模式。此时，第一和第二存储体成为连接在一起的4k比特的存储体，根据第一端口的控制信号(SCL1、SDA1)对其进行存取。
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公开(公告)号：CN101794616B
公开(公告)日：2013-09-11
申请号：CN201010105010.3
申请日：2010-01-27
Inventor： 金田义宣
CPC classification number: G11C16/08
Abstract: 本发明提供一种数据传送系统。其中，由于采取存储器块(10)为主要、各电路块(A～E)为从属的结构，故从属侧、即电路块只具有与事先分配的地址对应的译码器和寄存器的结构就能够从存储器块(10)读取所需要的数据。此时，由于寄存器自身即使在以往的系统结构中也是保存从存储器读取出的数据所必需的，故在系统整体中能谋求电路规模的削减。由于其效果与共有存储器块(10)的电路块的数目成正比地增大，故系统规模越大其效果就越大。从而，在多个器件或多个电路块共用一个存储器的系统中能谋求系统的电路规模的削减。
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公开(公告)号：CN101882466A
公开(公告)日：2010-11-10
申请号：CN201010175935.5
申请日：2010-05-05
Inventor： 金田义宣
CPC classification number: G11C16/08 , G11C16/102 , G11C2216/30
Abstract: 本发明提供一种能够减少EEPROM的写入时间的非易失性半导体存储装置。当模式切换信号COMB为L电平时，将EEPROM(1)设定成单体模式。此时，分别根据第一端口的控制信号SCL1、SDA1和第二端口的控制信号SCL2、SDA2对第一和第二存储体(21、22)独立地进行存取。当模式切换信号COMB为H电平时，将EEPROM(1)设定成联合模式。此时，第一和第二存储体成为连接在一起的4k比特的存储体，根据第一端口的控制信号(SCL1、SDA1)对其进行存取。
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Patent Agency Ranking
公开(公告)号：CN101794616A
公开(公告)日：2010-08-04
申请号：CN201010105010.3
申请日：2010-01-27
Inventor： 金田义宣
CPC classification number: G11C16/08
Abstract: 本发明提供一种数据传送系统。其中，由于采取存储器块(10)为主要、各电路块(A～E)为从属的结构，故从属侧、即电路块只具有与事先分配的地址对应的译码器和寄存器的结构就能够从存储器块(10)读取所需要的数据。此时，由于寄存器自身即使在以往的系统结构中也是保存从存储器读取出的数据所必需的，故在系统整体中能谋求电路规模的削减。由于其效果与共有存储器块(10)的电路块的数目成正比地增大，故系统规模越大其效果就越大。从而，在多个器件或多个电路块共用一个存储器的系统中能谋求系统的电路规模的削减。
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公开(公告)号：CN101383187A
公开(公告)日：2009-03-11
申请号：CN200810169069.1
申请日：2004-05-26
Applicant: 三洋电机株式会社
Inventor： 金田义宣
CPC classification number: G11C16/24 , G11C16/0425
Abstract: 非易失性半导体存储装置，包括：位线、字线、具有浮置栅和控制栅的多个非易失性存储单元、行地址译码器、列地址译码器、差分放大器，该差分放大器对分别与列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的单元电流的差电流所对应的电位差进行放大；以及控制单元。使多个非易失性存储单元，在单元电流成为事先决定的值以上之前的时间内，由浮置栅向控制栅流过F－N沟道电流，来实施数据的擦除动作，而在擦除动作之后，使由列地址译码器选择的一对非易失性存储单元中的一个非易失性存储单元开始数据的写入动作，并在一对存储单元的单元电流的差电流到达差分放大器不会误动作的值的时刻，使写入动作停止。可大幅缩短写入时间。
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公开(公告)号：CN100426416C
公开(公告)日：2008-10-15
申请号：CN200410047679.6
申请日：2004-05-26
Applicant: 三洋电机株式会社
Inventor： 金田义宣
IPC: G11C7/00
CPC classification number: G11C16/24 , G11C16/0425
Abstract: 本发明涉及一种非易失性半导体存储装置及其控制方法，存储阵列被分割为各个存储单元中被写入正数据的第1存储单元阵列(MAT)，以及各个存储单元中被写入正数据的反转数据的第2存储单元阵列(MAR)。列译码器(20)同时选择与被写入正数据的存储单元(Mtj)相连接的位线(BLtj)以及与被写入反转数据的存储单元(Mtj)相连接的位线(BLrj)。差分放大器(23)放大该一对位线(BLtj)和(BLrj)所输出的信号的差，输出到I/O线(24)，从而能够大幅缩短该非易失性半导体存储装置的数据写入时间。
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公开(公告)号：CN101383187B
公开(公告)日：2011-02-02
申请号：CN200810169069.1
申请日：2004-05-26
Applicant: 三洋电机株式会社
Inventor： 金田义宣
CPC classification number: G11C16/24 , G11C16/0425
Abstract: 非易失性半导体存储装置，包括：位线、字线、具有浮置栅和控制栅的多个非易失性存储单元、行地址译码器、列地址译码器、差分放大器，该差分放大器对分别与列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的单元电流的差电流所对应的电位差进行放大；以及控制单元。使多个非易失性存储单元，在单元电流成为事先决定的值以上之前的时间内，由浮置栅向控制栅流过F-N沟道电流，来实施数据的擦除动作，而在擦除动作之后，使由列地址译码器选择的一对非易失性存储单元中的一个非易失性存储单元开始数据的写入动作，并在一对存储单元的单元电流的差电流到达差分放大器不会误动作的值的时刻，使写入动作停止。可大幅缩短写入时间。
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公开(公告)号：CN1574064A
公开(公告)日：2005-02-02
申请号：CN200410047679.6
申请日：2004-05-26
Applicant: 三洋电机株式会社
Inventor： 金田义宣
IPC: G11C7/00
CPC classification number: G11C16/24 , G11C16/0425
Abstract: 本发明涉及一种非易失性半导体存储装置及其控制方法，存储阵列被分割为各个存储单元中被写入正数据的第1存储单元阵列(MAT)，以及各个存储单元中被写入正数据的反转数据的第2存储单元阵列(MAR)。列译码器(20)同时选择与被写入正数据的存储单元(Mtj)相连接的位线(BLtj)以及与被写入反转数据的存储单元(Mtj)相连接的位线(BLrj)。差分放大器(23)放大该一对位线(BLtj)和(BLrj)所输出的信号的差，输出到I/O线(24)，从而能够大幅缩短该非易失性半导体存储装置的数据写入时间。
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