公开(公告)号：CN1694177A

公开(公告)日：2005-11-09

申请号：CN200510064048.X

申请日：2005-01-07

Applicant: 三星电子株式会社

Inventor： 李裕美 ,  南京佑

IPC: G11C11/401 ,  G11C11/406

CPC classification number: G11C11/40622 ,  G11C7/1045 ,  G11C11/406

Abstract: 一种半导体存储设备，可在全容量模式下和至少一种减少容量模式下操作，并且包括具有多个存储块的存储器阵列，所述每一个存储块具有至少一个字线。地址生成电路生成具有逻辑值的第一多位地址信号，所述逻辑值在每一个连续的刷新周期内顺序地递增一。地址排序电路接收所述第一多位地址信号并输出第二多位地址信号，在所述地址排序电路中，所述第一多位地址信号的一个或多个最低有效位排列在所述第二多位地址信号中以指示所述存储器阵列中的存储块，所述第一多位地址信号的其余位排列在所述第二多位地址中以指示所选的存储块中的字线。依照所述第二多位地址信号刷新所述存储器阵列的字线。

公开(公告)号：CN100541656C

公开(公告)日：2009-09-16

申请号：CN200510064048.X

申请日：2005-01-07

Applicant: 三星电子株式会社

Inventor： 李裕美 ,  南京佑

IPC: G11C11/401 ,  G11C11/406

CPC classification number: G11C11/40622 ,  G11C7/1045 ,  G11C11/406

Abstract: 一种半导体存储设备，可在全容量模式下和至少一种减少容量模式下操作，并且包括具有多个存储块的存储器阵列，所述每一个存储块具有至少一个字线。地址生成电路生成具有逻辑值的第一多位地址信号，所述逻辑值在每一个连续的刷新周期内顺序地递增一。地址排序电路接收所述第一多位地址信号并输出第二多位地址信号，在所述地址排序电路中，所述第一多位地址信号的一个或多个最低有效位排列在所述第二多位地址信号中以指示所述存储器阵列中的存储块，所述第一多位地址信号的其余位排列在所述第二多位地址中以指示所选的存储块中的字线。依照所述第二多位地址信号刷新所述存储器阵列的字线。