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公开(公告)号：CN115840410A
公开(公告)日：2023-03-24
申请号：CN202310146269.X
申请日：2023-02-22
申请人： 合肥芯荣微电子有限公司
IPC分类号： G05B19/042
摘要： 本发明公开了一种硬件可编程音频芯片，包括：通用处理器、硬件可编程模块、存储模块、通信接口、系统总线，通信接口用于接收或发送数据；存储模块用于储存数据及下位机软件；通用处理器用于实现标准的音频协议栈、基本的音频数据访问控制和在线升级方法；硬件可编程模块通过电路重构以实现不同的音频算法；本发明中硬件可编程音频芯片，采用通用处理器、可编程模块的方案，在基本音频功能的基础上，通过可编程模块来实现丰富复杂的音频处理算法，而针对本发明中的芯片所提出的在线升级方法对芯片进行在线升级，从而替换原有的eFPGA单元所需的配置数据，对可编程单元在线配置，避免了芯片的返厂，方便终端客户的使用。
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公开(公告)号：CN114584276A
公开(公告)日：2022-06-03
申请号：CN202210479248.5
申请日：2022-05-05
申请人： 合肥芯荣微电子有限公司
摘要： 本发明公开了一种UART波特率自适应方法和系统以及SoC芯片。发送方在其预先配置的UART波特率组中选择一个波特率作为通信用波特率，基于该波特率发送同步序列；接收方检测同步序列并计算其波特率，根据其预先配置的UART波特率范围，判断该波特率是否在其UART波特率范围内，如果是则基于该波特率发送同步响应序列；发送方在预设的握手时间内收到同步响应序列，同步成功。本发明的UART波特率自适应系统，可集成于支持UART接口芯片中，使其具备自适应匹配UART波特率的功能，可以简化芯片调试或应用配置的流程，提高通信可靠性和工作效率。
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公开(公告)号：CN113515910A
公开(公告)日：2021-10-19
申请号：CN202110784526.3
申请日：2021-07-12
申请人： 合肥芯荣微电子有限公司
IPC分类号： G06F30/327 , G06F30/3312 , G06F15/78
摘要： 本发明公开了一种基于AXI总线的数据预处理方法，通过获取请求模块需要预处理的运算逻辑指令；在读地址通道上设置用于传递运算逻辑指令的信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；通过在AXI总线的读数据通道上设置若干个预处理模块；信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次对读数据进行运算处理，将处理后的读数据返回到请求模块，本发明通过预处理模块对读数据的预处理，减少了请求模块的计算负担，提高了请求模块的处理性能。
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公开(公告)号：CN107273598B
公开(公告)日：2020-10-27
申请号：CN201710432833.9
申请日：2017-06-09
申请人： 合肥芯荣微电子有限公司
IPC分类号： G06F30/327 , G06F115/02
摘要： 本发明公开了一种SoC芯片PAD控制端寄存器RTL代码自动生成方法和系统，所述方法包括：构建PAD的复位寄存器、置位寄存器和复位置位寄存器；根据PAD的模式和PAD支持的特性构建二维数组，将每一种模式下需要的PAD特性存入二维数组中，其中，定义0表示该模式无需支持此种PAD特性，定义1表示该模式需要支持此种PAD特性；统计二维数组一行中1的个数并判断二维数组中该行的类型；根据二维数组中行的类型及列号，调用对应的PAD的复位寄存器、置位寄存器或复位置位寄存器生成特性控制端寄存器。
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公开(公告)号：CN106951391B
公开(公告)日：2020-02-11
申请号：CN201710080269.9
申请日：2017-02-15
申请人： 合肥芯荣微电子有限公司
摘要： 本发明公开了一种芯片内点对点互连总线访问屏蔽系统和方法，通过记录写控制通道上已传输的有效命令数量a和写数据通道上已传输的有效命令数量b，当检测到外部系统发送的总线屏蔽请求时，屏蔽总线的读控制通道命令，并向外部系统发送读访问屏蔽响应信号，当检测到外部系统发送的总线屏蔽请求时，比较a和b的大小，再根据写访问总线屏蔽策略屏蔽总线的写控制通道命令和写数据通道命令，并向外部系统发送写访问屏蔽响应信号，本发明设计的总线屏蔽系统结构简单，总线屏蔽过程迅速，大大减少了繁琐的软件延迟等待所有总线访问结束带来的时间成本。
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公开(公告)号：CN107273598A
公开(公告)日：2017-10-20
申请号：CN201710432833.9
申请日：2017-06-09
申请人： 合肥芯荣微电子有限公司
IPC分类号： G06F17/50
摘要： 本发明公开了一种SoC芯片PAD控制端寄存器RTL代码自动生成方法和系统，所述方法包括：构建PAD的复位寄存器、置位寄存器和复位置位寄存器；根据PAD的模式和PAD支持的特性构建二维数组，将每一种模式下需要的PAD特性存入二维数组中，其中，定义0表示该模式无需支持此种PAD特性，定义1表示该模式需要支持此种PAD特性；统计二维数组一行中1的个数并判断二维数组中该行的类型；根据二维数组中行的类型及列号，调用对应的PAD的复位寄存器、置位寄存器或复位置位寄存器生成特性控制端寄存器。
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公开(公告)号：CN114584276B
公开(公告)日：2022-08-23
申请号：CN202210479248.5
申请日：2022-05-05
申请人： 合肥芯荣微电子有限公司
摘要： 本发明公开了一种UART波特率自适应方法和系统以及SoC芯片。发送方在其预先配置的UART波特率组中选择一个波特率作为通信用波特率，基于该波特率发送同步序列；接收方检测同步序列并计算其波特率，根据其预先配置的UART波特率范围，判断该波特率是否在其UART波特率范围内，如果是则基于该波特率发送同步响应序列；发送方在预设的握手时间内收到同步响应序列，同步成功。本发明的UART波特率自适应系统，可集成于支持UART接口芯片中，使其具备自适应匹配UART波特率的功能，可以简化芯片调试或应用配置的流程，提高通信可靠性和工作效率。
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公开(公告)号：CN116150058B
公开(公告)日：2023-06-23
申请号：CN202310404597.5
申请日：2023-04-17
申请人： 合肥芯荣微电子有限公司
IPC分类号： G06F13/368 , G06F13/42
摘要： 本发明公开了一种基于AXI总线的并发传输模块和方法，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个逻辑地址来自于主设备发送的多条可并发的数据传输请求中；根据查找表，为不同从设备分配数据掩码；查找表中预先配置有逻辑地址与独立子地址以及与数据掩码之间的一一映射关系；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求。通过在原有AXI总线上与AXI 主设备对接的AXI节点中设置并发传输功能，让AXI主设备具备同时对多个从设备进行自定义读写以及数据位宽分配的能力，提高了总线传输的效率。
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公开(公告)号：CN116150058A
公开(公告)日：2023-05-23
申请号：CN202310404597.5
申请日：2023-04-17
申请人： 合肥芯荣微电子有限公司
IPC分类号： G06F13/368 , G06F13/42
摘要： 本发明公开了一种基于AXI总线的并发传输模块和方法，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个逻辑地址来自于主设备发送的多条可并发的数据传输请求中；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求；分配单元，用于将多个有效独立子地址对应分配给多个分发单元，多个有效独立子地址对应多个有效数据传输请求。通过在原有AXI总线上与AXI主设备对接的AXI节点中设置并发传输功能，让AXI主设备具备同时对多个从设备进行自定义读写以及数据位宽分配的能力，提高了总线传输的效率。
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公开(公告)号：CN115840410B
公开(公告)日：2023-05-12
申请号：CN202310146269.X
申请日：2023-02-22
申请人： 合肥芯荣微电子有限公司
IPC分类号： G05B19/042
摘要： 本发明公开了一种硬件可编程音频芯片，包括：通用处理器、硬件可编程模块、存储模块、通信接口、系统总线，通信接口用于接收或发送数据；存储模块用于储存数据及下位机软件；通用处理器用于实现标准的音频协议栈、基本的音频数据访问控制和在线升级方法；硬件可编程模块通过电路重构以实现不同的音频算法；本发明中硬件可编程音频芯片，采用通用处理器、可编程模块的方案，在基本音频功能的基础上，通过可编程模块来实现丰富复杂的音频处理算法，而针对本发明中的芯片所提出的在线升级方法对芯片进行在线升级，从而替换原有的eFPGA单元所需的配置数据，对可编程单元在线配置，避免了芯片的返厂，方便终端客户的使用。
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