公开(公告)号：CN110109859B

公开(公告)日：2024-03-12

申请号：CN201910218813.0

申请日：2015-05-29

申请人： 阿尔特拉公司

发明人： D·希派 ,  M·朗哈默 ,  J·伊斯特莱克

IPC分类号： G06F13/42

摘要： 可编程集成电路设备上的加速处理器结构包括处理器以及多个可配置数字信号处理器(DSP)。每个可配置DSP都包括电路块，电路块又包括多个乘法器。加速处理器结构还包括：第一总线，以将数据从处理器传输至可配置DSP；以及第二总线，以将数据从可配置DSP传输至处理器。

公开(公告)号：CN108780469B

公开(公告)日：2023-09-05

申请号：CN201780012033.X

申请日：2017-02-10

申请人： 阿尔特拉公司

发明人： V·贝茨 ,  S·赵 ,  I·A·易卜拉欣 ,  O·特雷斯卡塞斯

IPC分类号： G06F30/34

摘要： 用于操作可编程逻辑构造(16)的方法和系统包括动态参数缩放控制器(22)，动态参数缩放控制器(22)通过在使用用于可编程逻辑构造(16)的校准配置的校准模式期间循环通过多个操作条件的同时维持操作参数，来跟踪在多个操作条件下起作用的操作参数。该动态参数缩放控制器(22)还在校准表中存储用于操作参数的一个或多个功能性值。该动态参数缩放控制器(22)还使用用于操作参数的动态值来操作使用设计配置的可编程逻辑构造(16)，该操作参数是至少部分基于多个操作条件的。

公开(公告)号：CN116610283A

公开(公告)日：2023-08-18

申请号：CN202310609507.6

申请日：2017-08-18

申请人： 阿尔特拉公司

发明人： M·朗哈默尔

IPC分类号： G06F5/01 ,  G06F7/485 ,  G06F7/491 ,  G06F7/499 ,  G06F7/50

摘要： 集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。

公开(公告)号：CN110289849B

公开(公告)日：2023-08-11

申请号：CN201910412119.2

申请日：2014-09-22

申请人： 阿尔特拉公司

发明人： S·佩里 ,  M·朗哈默 ,  R·梅登

IPC分类号： H03K19/1776 ,  H03K19/17748 ,  G06F30/34 ,  G06F1/02

摘要： 本公开的实施例涉及可编程集成电路设备和可编程逻辑系统。本公开的实施例涉及配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。

公开(公告)号：CN114943057A

公开(公告)日：2022-08-26

申请号：CN202210320762.4

申请日：2017-09-11

申请人： 阿尔特拉公司

发明人： A·C·林 ,  D·查帕利亚 ,  T·S·柴可夫斯基 ,  A·M·哈杰斯库米里什特

IPC分类号： G06F17/16

摘要： 公开了使用数字信号处理单元(140,142,144,146)计算点积的系统和方法，数字信号处理单元被组织成点积处理单元(100)，用于使用数字信号处理单元(140,142,144,146)的乘法器(118,120,122,123)和加法器(124,126,128,137)进行点积处理。

公开(公告)号：CN109167595B

公开(公告)日：2022-07-05

申请号：CN201810890929.4

申请日：2013-02-07

申请人： 阿尔特拉公司

发明人： K·B·布伦哈姆 ,  G·R·丘 ,  J·D·芬德

IPC分类号： H03K19/1776 ,  H03K19/17756 ,  G06F30/34 ,  G06F30/392 ,  G06F30/394

摘要： 本发明的各实施方式总体上涉及使用部分重构在可编程电路上实施外围器件的方法和装置。具体地，涉及一种可编程电路，该电路包括在可编程电路的输入输出(IO)外围的物理接口。可编程电路还包括在可编程电路的IO外围的部分可重构(PR)模块以实施可操作用于在PR模块的第一实例期间配置物理接口的定序器单元以及可操作用于在PR模块的第二实例期间将命令转译到物理接口的控制器单元。

公开(公告)号：CN106445876B

公开(公告)日：2022-04-08

申请号：CN201610667723.6

申请日：2016-08-12

申请人： 阿尔特拉公司

发明人： C·H·泰赫 ,  K·C·Y·塔恩

IPC分类号： G06F15/17 ,  G06F9/48 ,  G06F9/50

摘要： 一种用于基于多个应用需要动态地配置多个处理器的方法，该方法包括从应用接收包括要被加速的任务的加速请求消息。该方法进一步包括确定该任务的类型并且搜索可用加速器数据库以基于该任务的该类型动态地选择第一加速器。该方法进一步包括将该加速请求消息发送至位于可配置处理电路处的第一加速接口。该第一加速接口将该加速请求消息发送至第一加速器，并且该第一加速器一旦接收到该加速请求消息就加速该任务。

公开(公告)号：CN111752888A

公开(公告)日：2020-10-09

申请号：CN202010577232.9

申请日：2016-04-27

申请人： 阿尔特拉公司

发明人： A·H·瑞比 ,  A·陈 ,  M·J·路易斯 ,  J·张

IPC分类号： G06F15/173 ,  G06F9/455 ,  G06F13/28 ,  G06F13/40 ,  H04L12/24

摘要： 本申请公开了具有功能链接能力的网络功能虚拟化平台。本申请提供一种用于网络功能虚拟化(NFV)的虚拟化平台。虚拟化平台可以包括耦合至加速器协处理器的主处理器。加速器协处理器可以是可重新配置的集成电路，以有助于提供针对NFV的改进的灵活性和敏捷性。协处理器可以包括多个虚拟功能硬件加速器模块，每个虚拟功能硬件加速器模块经配置以执行相应的加速器功能。运行在主处理器上的虚拟机可希望在协处理器处对给定数据连续执行多个加速器功能。在一个合适的布置中，由加速器功能中的每个输出的中间数据可以被反馈至主处理器。在另一合适的布置中，连续的功能调用可以被链接在一起，以便仅有最终所得数据被反馈至主处理器。

公开(公告)号：CN106484942B

公开(公告)日：2020-06-09

申请号：CN201610737300.7

申请日：2016-08-26

申请人： 阿尔特拉公司

发明人： J·A·可汗 ,  S·J·布里森登

IPC分类号： G06F30/39

摘要： 本申请展示了用于有效配置数据管理的电路系统。该电路系统可以包括将电路设计的配置数据与基本电路设计的基本配置数据进行比较的编码电路。该编码电路可以压缩配置数据与基本配置数据之间的差异以产生压缩的配置数据。该压缩的配置数据可以被存储在存储电路中。为了在集成电路中实现该电路设计，解码电路可以从存储电路中检索该压缩的配置数据，解压该压缩的配置数据并且将解压操作的结果与基本配置数据进行比较以恢复配置数据。所恢复的配置数据可以用于在集成电路上对配置存储位进行编程，从而实现该电路设计。

公开(公告)号：CN110908773A

公开(公告)日：2020-03-24

申请号：CN201911225941.4

申请日：2016-05-13

申请人： 阿尔特拉公司

发明人： 张芥凡 ,  A·库格尔 ,  A·陈 ,  M·J·路易斯 ,  A·H·瑞比

IPC分类号： G06F9/455 ,  G06F13/28 ,  H04L12/931 ,  G06F9/48

摘要： 本申请公开用于网络功能虚拟平台的多层服务质量(QoS)，提供用于网络功能虚拟化(NFV)的虚拟化平台。虚拟化平台可包括耦合至加速协处理器的主处理器。加速协处理器可为可重新配置的集成电路，以帮助提供改进的NFV的灵活性和敏捷性。在NFV平台处的流量可由分布式服务质量(QoS)管理器控制。分布式QoS管理器可包括多个QoS模块，多个QoS模块中的每个用于独立于其相关联的组件或接口而执行优先级排队。例如，NFV平台可包括用于在多个虚拟机之间仲裁的第一QoS模块、用于针对在外部网络端口处接收的数据包执行优先级排队的第二QoS模块、用于对在协处理器外部存储器接口处的存储器访问之间仲裁的第三QoS模块、用于对在多个硬件加速片之间访问仲裁的第四QoS模块等。