公开(公告)号：CN111883540A

公开(公告)日：2020-11-03

申请号：CN202010585672.9

申请日：2020-06-24

Applicant: 北京大学

Inventor： 杨玉超 ,  程彩蝶 ,  黄如

IPC: H01L27/11585 ,  G11C11/22

Abstract: 本发明公开了一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法。本发明采用两个反向串联的铁电隧穿结器件组成的三端铁电隧穿结存储器来实现布尔逻辑运算，以两个铁电隧穿结器件的操作电压作为逻辑门的输入，读出的电流即为逻辑值，通过外加操作电压和读取电压改变输出结果，实现逻辑操作，运算结果存储在三端铁电隧穿结存储器中。不需要多余的擦写操作，不会造成计算能量的散失，这种计算与存储融合的可逆逻辑门在算法上可以进一步降低计算网络的功耗问题，在未来新型计算架构方面具备极大的应用价值，对于未来的类脑计算硬件的实现具有重要的意义。

公开(公告)号：CN110362291A

公开(公告)日：2019-10-22

申请号：CN201810250070.0

申请日：2018-03-26

Applicant: 北京大学

Inventor： 杨玉超 ,  李景县 ,  黄如

IPC: G06F7/483

Abstract: 本发明公布了一种利用忆阻器进行非易失性复杂运算的方法及忆阻器，利用忆阻器实现复杂运算算术运算，包括：针对忆阻器设定逻辑状态的含义；设置忆阻器的器件结构；设置利用忆阻器进行布尔逻辑运算的两种方式，针对两种方式进行配置实现非易失性复杂运算；包括将忆阻器的电压值作为逻辑输入和将忆阻器器件状态作为逻辑输入进行布尔逻辑运算；可选择最优的实现方案，使得方案所需的器件数目和操作步骤最少。本发明利用了交叉阵列结构，适合大规模集成，而且高效实现复杂运算，有助于突破传统计算架构的速度和能耗瓶颈。

公开(公告)号：CN107425114B

公开(公告)日：2019-08-13

申请号：CN201710174062.8

申请日：2017-03-22

Applicant: 北京大学

Inventor： 杨玉超 ,  殷明慧 ,  张腾 ,  黄如

IPC: H01L45/00

Abstract: 本发明公开了一种垂直结构异源电子突触器件及其制备方法。本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极，调制电极环绕MIM纳米堆垛结构；通过在调制电极施加电学信号，改变阻变层中电场强度分布，从而有效地调制阻变层中导电细丝的形成和熔断的动力学过程，从而实现对于异源突触可塑性模拟；同时，所发明的器件具有低功耗及制备工艺与传统CMOS工艺相兼容的优点。与原有平面结构器件相比，所发明的垂直异源电子突触结构具有更高的集成度和可微缩性，对于未来大规模类脑计算硬件的最终实现具有重要的意义。

公开(公告)号：CN109994139A

公开(公告)日：2019-07-09

申请号：CN201910197881.3

申请日：2019-03-15

Applicant: 北京大学

Inventor： 杨玉超 ,  徐丽莹 ,  袁锐 ,  黄如

IPC: G11C13/00

Abstract: 本发明提供了一种基于单极性忆阻器的完备非易失逻辑实现方法及其应用。单个单极性忆阻器即为一个基本的逻辑单元，通过对输入变量“1”进行两种方式的定义，本发明利用单个单极性忆阻器可在3步内实现完备的16种布尔逻辑功能，大大提高了效率，节省了电路面积，高的逻辑完备性能够有助于实现更加复杂的逻辑功能。进一步的，基于本发明异或(XOR)逻辑实现的高效性，利用单极性忆阻阵列实现包含异或(XOR)逻辑门的运算功能，如：汉明距离、对称加密解密和常见算术运算等应用，其中，加密解密用到的密钥可以利用忆阻器固有的参数涨落随机产生，实现了整个加密解密过程的硬件化，增加了安全性，降低了软件开销。

公开(公告)号：CN108470746A

公开(公告)日：2018-08-31

申请号：CN201810203271.5

申请日：2018-03-13

Applicant: 北京大学

Inventor： 杨玉超 ,  孙新昊 ,  张腾 ,  黄如

IPC: H01L27/24 ,  G11C13/00

Abstract: 本发明公布了一种通过电学信号消除电阻失配的忆阻系统及校准电路。所述忆阻系统中，忆阻器件与一个电阻并联后两端再分别串联一个电阻，忆阻器件可以作为后期附加层堆叠在集成电路芯片之上，通过校准电路根据输入的电学信号改变忆阻系统的阻值。本发明利用忆阻系统的电学可编程性，只需电学信号即可调阻，可以在芯片封装完成后进行电阻值修正，并且可以在芯片使用过程中根据需求多次调阻，解决了集成电路芯片加工完成后工艺误差引起的电阻失配问题。

公开(公告)号：CN107425114A

公开(公告)日：2017-12-01

申请号：CN201710174062.8

申请日：2017-03-22

Applicant: 北京大学

Inventor： 杨玉超 ,  殷明慧 ,  张腾 ,  黄如

IPC: H01L45/00

CPC classification number: H01L45/04 ,  H01L45/1253 ,  H01L45/145 ,  H01L45/16

Abstract: 本发明公开了一种垂直结构异源电子突触器件及其制备方法。本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极，调制电极环绕MIM纳米堆垛结构；通过在调制电极施加电学信号，改变阻变层中电场强度分布，从而有效地调制阻变层中导电细丝的形成和熔断的动力学过程，从而实现对于异源突触可塑性模拟；同时，所发明的器件具有低功耗及制备工艺与传统CMOS工艺相兼容的优点。与原有平面结构器件相比，所发明的垂直异源电子突触结构具有更高的集成度和可微缩性，对于未来大规模类脑计算硬件的最终实现具有重要的意义。