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公开(公告)号：CN108469997B
公开(公告)日：2021-10-26
申请号：CN201711248935.1
申请日：2017-12-01
申请人： 中国科学院软件研究所
摘要： 本发明公开了一种基于动态特征的自定义堆管理函数的自动识别方法，主要包括：1)基于动态执行二进制指令记录进行离线分析，通过call‑ret匹配恢复函数边界信息；2)依次根据堆管理函数的返回值通常是堆指针、处理流程具有相似性、使用情况具有特点的动态特征，对候选函数进行筛选；3)对筛选出的自定义堆管理函数进行去重统计，实现自定义堆管理函数的自动识别。本发明实现了基于离线动态执行记录分析自动识别自定义的堆管理函数，识别准确性高、分析效率高。
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公开(公告)号：CN107430508A
公开(公告)日：2017-12-01
申请号：CN201680018796.0
申请日：2016-03-02
申请人： 英特尔公司
CPC分类号： G06F9/3001 , G06F9/30018 , G06F9/3004 , G06F9/30007 , G06F9/30145 , G06F9/30181 , G06F9/355
摘要： 指令和逻辑在多处理系统中提供原子范围操作。在一个实施例中，原子范围修改指令指定用于范围索引的集合的地址。指令锁定对范围索引的集合的访问，并加载范围索引以检查范围大小。将范围大小与足以执行范围修改的大小进行比较。如果范围大小足以执行范围修改，则执行范围修改，并将范围索引的集合的一个或多个已修改的范围索引存储回存储器。否则，当范围大小不足以执行所述范围修改时，设置错误信号。响应于原子范围修改指令的完成，解锁对范围索引的集合的访问。实施例可以包括原子增量next指令、加next指令、减量end指令和/或减end指令。
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公开(公告)号：CN106371920A
公开(公告)日：2017-02-01
申请号：CN201610721416.1
申请日：2016-08-24
申请人： 天脉聚源(北京)传媒科技有限公司
发明人： 张新亮
CPC分类号： G06F9/5016 , G06F9/355
摘要： 本发明公开了一种避免内存地址冲突的方法及装置。所述避免内存地址冲突的方法，包括：当主程序调用普通函数时，判断所述普通函数对所述主程序中变量的地址的变更操作；判断所述变更操作之后的所述变量的地址是否与主程序中的其他变量的地址冲突；当所述变更操作之后的所述变量的地址与主程序中的其他变量的地址冲突时，系统指定出新的空闲的内存空间；将所述变量的地址修改为所述新的空闲的内存空间中的地址。本发明可避免对变量的内存地址的进行非法操作和非法赋值，从而避免非空闲内存地址中的数据被误改的情况发生。
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公开(公告)号：CN101911011B
公开(公告)日：2016-04-27
申请号：CN200880123745.X
申请日：2008-11-20
申请人： 高通股份有限公司
发明人： 尚卡尔·克里蒂瓦桑 , 曾贸 , 卢奇安·科德雷斯库 , 埃里克·J·普隆德克
CPC分类号： G06F9/3555 , G06F9/30018 , G06F9/30032 , G06F9/3004
摘要： 在一特定实施例中，揭示一种方法，其包含执行单个指令以识别存储在存储器处的表内的位置。所述单个指令可由处理器执行以从第一寄存器提取位字段数据，且将所述位字段数据插入到第二寄存器的索引部分中。所述第二寄存器包含表地址部分和索引部分。所述表地址部分包含识别与表相关联的存储器位置的表地址。所述表地址与所述位字段数据组合以形成到所述表内的元素的经索引地址。
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公开(公告)号：CN102160032A
公开(公告)日：2011-08-17
申请号：CN200980136779.7
申请日：2009-07-21
申请人： 吉林克斯公司
CPC分类号： G06F9/345 , G06F9/3455 , G06F9/3552 , G06F9/3875 , H03M13/2739
摘要： 本发明描述由集成电路(100)进行的地址产生。一方面大体上涉及地址产生器(220)，其具有第一和第二处理单元(310、320)。所述第二处理单元(320)经耦合以从所述第一处理单元(310)接收级输出，且经配置以提供地址输出。所述级输出处于第一范围内，且所述地址输出处于第二范围内。对于为K的块大小，所述第一范围为从-K到-1，且所述第二范围为从0到K-1。
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公开(公告)号：CN101346694A
公开(公告)日：2009-01-14
申请号：CN200680049226.4
申请日：2006-11-02
申请人： 高通股份有限公司
发明人： 穆罕默德·艾哈迈德 , 阿贾伊·阿南特·英格尔 , 苏贾特·贾米尔
IPC分类号： G06F9/355
CPC分类号： G06F9/30181 , G06F9/30032 , G06F9/3012 , G06F9/30189 , G06F9/3802 , G06F9/3851 , G06F9/3885
摘要： 本发明揭示一种算术逻辑和移位装置，且其包括算术逻辑单元，所述算术逻辑单元具有：第一输入，其用以从第一寄存器端口接收第一操作数；第二输入，其用以从第二寄存器端口接收第二操作数；和输出，其用以在第一操作模式中将存储器地址选择性地提供到存储器单元，且在第二模式中选择性地提供算术输出。此外，所述算术逻辑和移位装置包括可编程移位器装置，所述可编程移位器装置具有：第一输入，其用以从所述存储器单元接收数据；第二输入，其用以接收所述算术输出；第三输入，其用以接收计算机执行指令的操作码；和移位输出，其用以提供移位数据。
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公开(公告)号：CN100371886C
公开(公告)日：2008-02-27
申请号：CN03809724.9
申请日：2003-04-22
申请人： NXP股份有限公司
发明人： J·-W·范德瓦尔德特
CPC分类号： G06F12/0862 , G06F2212/6028
摘要： 随着微处理器速度的提高，处理器的性能越来越受到数据访问操作的影响。当由于数据取出时间较慢，使得处理器在执行过程中需要等待数据时，这被称为处理器停顿，定量地来说，称之为处理器停顿周期。可以预料，从RAM存储器中实现预取数据是为了减少处理器停顿周期，在基于处理器的系统中进行预取的目的是减少处理器停顿周期中引起的处理时间拖延。提供一种软件和硬件组合控制的预取方法是非常有利的，因为：通过限制程序流中附加指令的数量，可以不牺牲指令带宽，并可使附加硬件资源的数量最小化。不象以前的技术中那样要利用软件或硬件检测存储器访问的规律性，硬件和软件控制的预取技术在执行时，程序流中没有明显的预取指令，并且占用最少量的附加芯片面积。为使处理器的指令带宽最小化，硬件和软件控制的预取技术使用位于处理器体系层中的附加寄存器，以规定预取区域，和每个区域使用的预取步距。有利的是，对处理器执行指令的指令带宽的影响，仅限于包含在应用程序中的用于设置这些寄存器的那些附加指令。这里，利用包含在应用程序中的存储器访问指令的间距来控制预取操作的出现频率。
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公开(公告)号：CN101057216A
公开(公告)日：2007-10-17
申请号：CN200580037498.8
申请日：2005-08-25
申请人： 皇家飞利浦电子股份有限公司
发明人： 马丁·珀施
CPC分类号： G06F12/0653 , G06F12/0223
摘要： 公开了一种存储器接口(1)，用于控制对划分成多个存储器区(SROM 0、…、SROM 5.5，EROM 0、…、EROM 7.5，UROM 0、…、UROM 3.5)的程序和/或数据存储器(MEM)的存取。所述存储器接口(1)包括：地址计算装置(2)，通过利用偏移值(OFFSET_BOOT、OFFSET_RT1、OFFSET_RT2)来执行针对逻辑存储地址(iadr[0－i])的逻辑运算，将逻辑存储地址(iadr[0－i])转换为物理存储地址(phys_adr[0－j])，其中，所述偏移值被分配给给定的存储器区(SROM0、…、SROM 5.5，EROM 0、…、EROM 7.5，UROM 0、…、UROM 3.5)，并且存储在易失性偏移存储器(3)中。从程序和/或数据存储器(MEM)的预设地址中读取至少一个偏移值(OFFSET_BOOT)。
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公开(公告)号：CN1149473C
公开(公告)日：2004-05-12
申请号：CN00804939.4
申请日：2000-02-29
申请人： 英特尔公司
CPC分类号： G06F9/342 , G06F12/0292
摘要： 一种处理器能够提供高于32位的扩展线性地址。通过将某个线性地址和某个段选择符扩展衔接一起就可以形成一个扩展的线性地址，或者把两个寄存器中的值衔接一起也可以。线性地址向物理地址转换是分级实现的，该转换在分级体系中的所属级别与该线性地址是否是扩展的线性地址有关。
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公开(公告)号：CN1137421C
公开(公告)日：2004-02-04
申请号：CN96121103.2
申请日：1996-09-29
申请人： 松下电工株式会社
摘要： 一种可编程控制器，包括一个流水线级，其中按流水线方式执行5级：第一级IF执行指令取出操作，第二级ID/RF对指令解码并从通用寄存器取出数据，第三级EX执行算术和逻辑操作、数据地址计算、或目标分支有效地址的计算，第五级WB/BPU执行位操作，针对通用寄存器的号操作，或分支操作。因为在统一的指令结构中形成了一个流水线结构，所以可以实现简化硬件和控制，便于把流水线形成为多级。
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