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公开(公告)号：CN118038936A
公开(公告)日：2024-05-14
申请号：CN202410253967.4
申请日：2024-03-06
Applicant: 北京大学
IPC: G11C11/416
Abstract: 本发明公开一种面向三维集成静态随机存取存储器阵列内部复制电路及方法，属于新型计算技术领域。本发明SRAM阵列和阵列外围的复制电路均由互补场效应晶体管组成，实现了SRAM阵列内不同SRAM单元之间的存储值复制。采用本发明可以极大地减少SRAM阵列和外围电路之间的数据交换，从而极大地降低存内计算的能耗，提高计算效率。
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公开(公告)号：CN113867639B
公开(公告)日：2024-03-19
申请号：CN202111141322.4
申请日：2021-09-28
Applicant: 北京大学
Abstract: 本发明公开了一种基于相变存储器的资格迹计算器，包括相变存储器阵列和结果转换器两部分。利用相变存储器的多值特性，将资格迹数据以电导的形式存储在存储器单元中，与传统的二值存储方式相比能够有效降低存储器单元的数量，实现高密度存储；利用相变存储器的电导漂移效应自发地实现随时间的衰减运算，无需使用其他运算电路，有效降低了运算的硬件开销；而且资格迹数据的存储和衰减运算都在相变存储器内部进行，避免了因频繁搬运数据产生的巨大能量消耗。此外，通过调节结果转换器中的参数，资格迹的衰减速度能够被灵活调整，从而适用于不同需求的强化学习任务。本发明还能够突破传统计算架构中存储墙的限制，促进强化学习的进一步发展。
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公开(公告)号：CN113871471B
公开(公告)日：2024-02-27
申请号：CN202111042709.4
申请日：2021-09-07
Applicant: 北京大学
IPC: H01L29/772 , H01L29/423 , H01L29/10 , H01L29/06 , H01L21/335 , G06N3/063
Abstract: 本发明公开了一种离子栅双模树突器件及其在神经网络加速器中的应用，首次提出利用离子栅介质的有机离子漂移过程受控于栅电压幅值与脉宽的特性制备双模树突器件，通过对离子栅器件的栅极输入不同模式的电压信号，使器件具备类似于生物树突的超线性或亚线性两种不同响应模式，从而令人工树突器件具备多模式的非线性信号整合能力。同一个器件对电压脉冲输入具有超线性和亚线性两种整合模式，使得单一器件能够完成复杂的仿生功能，简化了电路设计复杂度；树突的非线性信号整合功能增强了单层神经网络的信号处理能力，使多层神经网络运算简化为单层神经网络运算，降低了神经网络加速器对面积、延时、功耗的需求；器件结构简单，易于集成。
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公开(公告)号：CN117278035A
公开(公告)日：2023-12-22
申请号：CN202311244469.5
申请日：2023-09-25
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本发明提供了一种面向忆阻器阵列的存内计算模拟数字转换电路，包括电流控制振荡器CCO、周期和相位信息处理单元、控制单元和查找表，利用CCO将输入电流大小转换为相位信息和周期信息，利用控制单元控制CCO振荡的时间、控制周期和相位信息处理单元的时序，利用周期和相位信息处理单元处理CCO产生的周期和相位信息，并通过查找表转换成正确的结果。本发明和现有方法中普遍使用的逐次逼近模拟数字转换器相比，无需使用面积较大的电容阵列，同样大小的芯片可以容纳更多的模数转换电路，可显著提高计算的并行度；能兼顾计算能效和数据处理速度，根据计算精度的需要，灵活调整输入和输出的比特数。
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公开(公告)号：CN116755638B
公开(公告)日：2023-10-13
申请号：CN202311036241.7
申请日：2023-08-17
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G06F3/06
Abstract: 本发明提供了一种低资源消耗的面向忆阻器耐久性的磨损均衡方法，属于集成电路技术领域。本发明是将被频繁写入数据的存储空间块与未被频繁写入数据的存储空间块进行数据交换，使数据写入在整个存储空间上尽可能均匀，有助于缓解频繁读写带来的器件损坏的问题，提高RRAM阵列寿命。同时，该发明在不改变存储器整体架构的情况下，尽可能少的花费额外存储资源和算力，保证较低的面积与能量开销，具有广阔的应用前景。
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Patent Agency Ranking
公开(公告)号：CN116741234A
公开(公告)日：2023-09-12
申请号：CN202310673207.4
申请日：2023-06-08
Applicant: 北京大学
Abstract: 本发明公开了一种同步读写观测的忆阻器阵列优化编程系统和编程方法。该编程系统包括集成在芯片上的忆阻器阵列模块、忆阻器编程模块、忆阻器状态监测模块与逻辑判断模块，忆阻器阵列利用了SL与WL平行，二者与BL垂直的阵列架构，可以无串扰、无漏电地支持实时编程与批量编程。该编程系统利用实时监测机制，在器件达到预定状态时就立刻结束编程，有效节约忆阻器阵列编程时间；利用实时观测器件状态并调整编程强度的方式，更加细致地调控器件编程阻态大小；结合本发明的阵列操作方式，可以对忆阻器阵列进行批量并行编程，进一步提高忆阻器阵列编程速度。
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公开(公告)号：CN115691613A
公开(公告)日：2023-02-03
申请号：CN202211713269.5
申请日：2022-12-30
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器的电荷型存内计算实现方法及其单元结构。本发明通过包含忆阻器、晶体管和电容的单元结构将忆阻器阻态转换成电荷存储在电容中，不同单元结构转换后的电荷再通过电容耦合的方式实现计算功能。区别于传统将忆阻器阻态转换成电流，再利用基尔霍夫电流定律进行计算的方法，本发明方法可以有效缓解器件涨落问题，极大减小计算时的电流并提高计算并行度，从而提高神经网络系统的计算能效和算力。
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公开(公告)号：CN114783486A
公开(公告)日：2022-07-22
申请号：CN202210702639.9
申请日：2022-06-21
Applicant: 北京大学
Abstract: 本发明公开一种基于1T2R阻变存储器阵列的存内计算加速器及其应用，属于计算技术领域。本发明通过将1 bit有符号权重存储在同一列的两个1T2R阻变存储器单元构成的电压差分对中，使得1T2R阻变存储器阵列能在同一列内完成有符号权重与输入信号的乘累加操作，无需额外减法运算；通过对1T2R阻变存储器阵列进行全并行电压输入、电压输出操作，避免电流在输出信号线上累加，提高计算并行度，通过采用小尺寸晶体管进行电压域外围电路设计，将1T2R阻变存储器阵列的模拟输出电压转换为数字信号，提升电路的面积效率与能量效率。本发明基于1T2R阻变存储器阵列结构同时用于存储和电压域存内计算，在功能、结构方面具有显著优势。
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公开(公告)号：CN113871472A
公开(公告)日：2021-12-31
申请号：CN202111088535.5
申请日：2021-09-16
Applicant: 北京大学
IPC: H01L29/772 , H01L29/10 , H01L29/06 , G11C16/04
Abstract: 本发明公开了一种基于离子栅MoS2晶体管的不平衡三值逻辑门的实现方法，利用正脉冲引起的离子栅MoS2晶体管的源漏电流值差异区分不同逻辑信号组合，实现了不平衡三值逻辑门。对于单个栅门调控，向栅极施加三个不同幅度的电压，可以测量出三个不同大小的源漏电流值，然后通过与参考电流值比较，实现了标准三值反相器、正三值反相器和负三值反相器。对于栅门和漏门组合调控，向栅极和漏极分别施加三个不同幅度的电压组合，可以测量出九个不同幅度的源漏电流值，然后通过与参考电流值比较，实现了三值与门、三值与非门、三值或门、三值或非门、三值异或门和三值异或非门逻辑。本发明为建立三值逻辑电路提供了新的见解，并有助于开发三值系统结构。
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公开(公告)号：CN113867639A
公开(公告)日：2021-12-31
申请号：CN202111141322.4
申请日：2021-09-28
Applicant: 北京大学
Abstract: 本发明公开了一种基于相变存储器的资格迹计算器，包括相变存储器阵列和结果转换器两部分。利用相变存储器的多值特性，将资格迹数据以电导的形式存储在存储器单元中，与传统的二值存储方式相比能够有效降低存储器单元的数量，实现高密度存储；利用相变存储器的电导漂移效应自发地实现随时间的衰减运算，无需使用其他运算电路，有效降低了运算的硬件开销；而且资格迹数据的存储和衰减运算都在相变存储器内部进行，避免了因频繁搬运数据产生的巨大能量消耗。此外，通过调节结果转换器中的参数，资格迹的衰减速度能够被灵活调整，从而适用于不同需求的强化学习任务。本发明还能够突破传统计算架构中存储墙的限制，促进强化学习的进一步发展。
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