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公开(公告)号：CN107608912B
公开(公告)日：2020-10-16
申请号：CN201710708313.6
申请日：2013-08-20
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0862 , G06F12/1009 , G06F12/1045
Abstract: 本发明提供一种内存物理地址查询方法和装置。该方法包括：将备用缓存器中存储的待寻址的第二线程的页表项存储至预取缓存器中，备用缓存器中存储旁路转换缓存器中设定时间内未被查询的页表项；接收第二线程发送的携带虚拟地址的内存寻址请求消息；根据虚拟地址在旁路转换缓存器和预取缓存器中查询对应的物理地址。本发明提供的内存物理地址查询方法和装置，根据待寻址第二线程的虚拟地址在旁路转换缓存器和预取缓存器中同时进行查询，且预取缓存器中存储有旁路转换缓存器中设定时间内未被查询的第二线程的页表项，从而提高对虚拟地址对应的物理地址的查询命中几率，缩短寻址时间。
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公开(公告)号：CN106155936B
公开(公告)日：2019-04-12
申请号：CN201510152125.0
申请日：2015-04-01
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/123 , G06F12/128
Abstract: 本发明实施例公开了一种缓存替换方法，用于提升多核inclusive存储系统中缓存的命中率。本发明实施例方法包括：在LLC中确定多个待替换的缓存块；根据多个待替换的缓存块，确定目标L1 Cache；向目标L1 Cache发送多个待替换的缓存块的信息；从L(N‑1)Cache处接收目标缓存块信息；在LLC中替换目标缓存块。本发明实施例还提供了相关的缓存替换装置。
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公开(公告)号：CN108427573A
公开(公告)日：2018-08-21
申请号：CN201810170615.7
申请日：2018-03-01
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 本发明提供一种用于处理器的适于短操作数的扩展指令执行方法，包括：1)取出扩展指令，其由处理器的原始长操作数指令扩展而得；原始长操作数指令包括至少两个用于指定操作数位置的域，操作数包括源操作数和目的操作数；其中，将原始长操作数指令的至少一个用于指定操作数位置的域重定义为指定两个短操作数位置的域，从而得到所述扩展指令；2)对指令进行译码，分解成对应于一系列微操作的控制信号；3)将控制信号派发，以寻址并取出短操作数、执行原始长操作数指令对应的运算、然后再将运算结果存入扩展指令所指定的寄存器。本发明还提供了相应的用于处理器的适于短操作数的扩展指令执行装置。
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公开(公告)号：CN108304217A
公开(公告)日：2018-07-20
申请号：CN201810195510.7
申请日：2018-03-09
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 提供了一种用于将原始的长位宽操作数指令转换为短位宽操作数指令的方法，其中，所述长位宽操作数指令包括用于指定至少两个寄存器的至少两个字段，所述至少两个寄存器中的每一个能够存储一个长位宽源操作数，所述方法包括：从所述至少两个字段中选择第一字段；使用所述第一字段指定用于存储两个短位宽源操作数的一个寄存器，其中，所述两个短位宽源操作数分别存储于该寄存器的高半部分和低半部分；以及，在指令中指定所述短位宽源操作数的位宽，该位宽小于所述长位宽源操作数的位宽。还提供了用于执行该短位宽操作数指令的方法。
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公开(公告)号：CN104423927B
公开(公告)日：2018-07-13
申请号：CN201310389245.3
申请日：2013-08-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F9/3867 , G06F9/30076
Abstract: 本发明公开了指令处理方法及装置、处理器，当从处理器的第二缓存中按序读取多条指令时，若确定所述多条指令中存在特殊指令序列，则确定所述特殊指令序列中各指令对应的控制码；将所述特殊指令序列中各指令及其对应的控制码保存到所述处理器的第一缓存中；若确定从所述处理器的第一缓存中读取的指令存在对应的控制码，则根据所述控制码调整所述处理器的微结构，使得所述处理器的流水线不停顿，可以优化处理器执行指令的工作效率。
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Patent Agency Ranking
公开(公告)号：CN104123195B
公开(公告)日：2018-03-13
申请号：CN201310142721.1
申请日：2013-04-23
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F11/07
Abstract: 本发明实施例公开了一种指令清除方法及装置，涉及通信领域，在不增加电路复杂度的情况下，当指令执行发生异常时，实现了对异常指令的快速响应。具体方案为：当第一指令发生异常时，获取所述第一指令的分支标识；根据所述第一指令的分支标识生成掩码；根据所述掩码从存储有指令发射、执行以及提交过程中所需信息的所有指令队列和指令缓存中清除分支标识与所述第一指令的分支标识相同的信息。本发明用于指令的清除过程中。
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公开(公告)号：CN104516822B
公开(公告)日：2018-01-23
申请号：CN201310456953.4
申请日：2013-09-29
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
CPC classification number: G06F12/1009 , G06F12/1027 , G06F2212/684
Abstract: 本发明实施例公开了内存访问方法和设备，应用于计算机信息技术领域。本实施例的内存访问方法中，当TLB中缺失第一虚拟地址对应的信息时，为了使得计算机系统可以访问该第一虚拟地址对应的内存，计算机系统会将第一虚拟地址进行转换获取第二虚拟地址，并根据第一虚拟地址对应的第一物理地址和第二虚拟地址对应的第二物理地址之间的预置的关系计算第一物理地址，然后再根据第一物理地址访问内存。这样当发现TLB缺失某一虚拟地址比如第一虚拟地址对应的信息时，可以不需要从计算机系统内存的页表中得到虚拟地址和物理地址的转换关系，而是可以直接计算得到该第一虚拟地址对应的第一物理地址，降低了对TLB缺失处理的开销。
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公开(公告)号：CN103942156B
公开(公告)日：2018-01-16
申请号：CN201310019840.8
申请日：2013-01-18
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/1027 , G06F12/0888 , G06F12/0897
Abstract: 本发明公开了一种存储器输出页面零数据的方法，包括：获取页面的虚拟地址；查找与页面的虚拟地址相应的旁路转换缓冲TLB表项；若TLB命中，则判断页面中预定的页面区域是否全为0数据；若页面区域全为0数据，则向外输出0数据或向寄存器发送置0信号，以使接收页面区域数据的寄存器的存储位置为0。由于本发明避免了从缓存中读取页面区域的零数据，而是直接输出0数据至及寄存器或将寄存器置0，这大大提高了存储器的读取速度。
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公开(公告)号：CN104915180B
公开(公告)日：2017-12-22
申请号：CN201410085731.0
申请日：2014-03-10
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 本发明实施例提供一种数据操作的方法和设备，涉及通信领域，能准确的判断数据读取指令是否为关键性指令，提高处理器在内存中读取数据的速率，并且避免了硬件成本过高。该方法包括：在编译器确定第一操作指令具有关键性，并将该第一操作指令更改为第二操作指令后，内存控制器接收该第二操作指令，该内存控制器根据该第二操作指令携带的关键指令标识确定该第二操作指令为关键性指令，并根据优先策略对内存中对应该第二操作指令的数据进行操作。本发明实施例用于对内存数据的操作。
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公开(公告)号：CN104714779B
公开(公告)日：2017-10-27
申请号：CN201310687451.2
申请日：2013-12-12
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明实施例提供一种指令处理方法及装置。本发明提供的指令处理方法，包括：填写指令队列，写入所述指令队列的为循环指令流，所述循环指令流为程序指令流中的循环体；将所述指令队列中的循环指令流按照循环顺序发送给终端设备，以使终端设备按照所述循环顺序执行所述指令队列中的循环指令流，所述循环顺序为所述循环指令流中指令循环执行的顺序。本发明实施例提供的指令处理方法，解决了现有技术中采用Loop Cache技术的取指方式，需要为每个硬件线程提供Register File和BAR，导致取指操作的功耗进一步增大的问题，在一定程度上增加了取指操作的带宽，并且降低了取指操作的功耗。
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