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公开(公告)号：CN114008709B
公开(公告)日：2024-11-12
申请号：CN201980097306.4
申请日：2019-06-12
申请人： 株式会社索思未来
IPC分类号： G11C7/22 , G06F12/00 , G11C16/32 , H03K19/0175
摘要： 一种半导体集成电路，包括：输出缓冲器，将存储器控制信号输出至外部端子；电源控制部，对向输出缓冲器的电源电压的供给进行控制；上拉控制部，对外部端子的上拉进行控制；以及控制信号生成部。在将存储器控制信号输出至外部端子的输出期间，控制信号生成部生成用于通过电源控制部将电源电压供给至输出缓冲器的电源控制信号、以及用于通过上拉控制部使上拉停止的上拉控制信号，并且在不将存储器控制信号输出至外部端子的空闲期间，控制信号生成部生成用于通过电源控制部停止向输出缓冲器供给电源电压的电源控制信号、以及用于上拉外部端子的上拉控制信号。由此，在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。
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公开(公告)号：CN111324173B
公开(公告)日：2024-05-14
申请号：CN201911277649.7
申请日：2019-12-11
申请人： 美光科技公司
摘要： 本申请案涉及主机时钟位滑动校准。在本文中揭示用于在主机装置处将有效取样延迟施加到例如来自嵌入式多媒体卡eMMC装置的输入信号或时钟信号中的一者的装置及技术。所述主机装置可相对于所述时钟信号的第一边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者、使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样，且将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机装置的所述可配置延迟。
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公开(公告)号：CN117831591A
公开(公告)日：2024-04-05
申请号：CN202311284036.2
申请日：2023-10-07
申请人： 艾沃思宾技术公司
摘要： 本公开涉及用于非易失性存储位的扫描链接口的系统和方法。一种用于存储器装置的扫描链电路包括：第一非易失性存储位(nvbit)，所述第一nvbit被配置为接收共享控制信号；第二nvbit，所述第二nvbit被配置为接收所述共享控制信号；第一触发器，所述第一触发器连接到所述第一nvbit；以及第二触发器，所述第二触发器连接到所述第二nvbit和所述第一触发器。所述第一触发器使得能够基于时钟信号将第一数据输入(din)加载到所述第一nvbit，并且所述第二触发器使得能够基于所述时钟信号将第二din加载到所述第二nvbit。
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公开(公告)号：CN117795493A
公开(公告)日：2024-03-29
申请号：CN202380013080.1
申请日：2023-01-04
申请人： 微芯片技术股份有限公司
摘要： 一种装置和方法，包括：命令输入，该命令输入用于从信道处理器接收带有宏标识的命令；宏存储器，该宏存储器用于存储多个闪存控制命令，每个闪存控制命令包括相应的持续时间和相应的多个目标控制值，以控制闪存目标；以及第二有限状态机，该第二有限状态机包括多个控制输出，每个控制输出对应于该闪存目标上的控制输入，其中响应于所接收的命令，该第一有限状态机在该宏存储器中定位与宏标识相关联的闪存控制命令的序列，并且顺序地将该闪存控制命令输出到该第二有限状态机；并且其中该第二有限状态机基于该第一闪存控制命令中的对应值驱动该多个控制输出中的每个控制输出达该当前闪存控制命令中指定的持续时间。
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公开(公告)号：CN117594100A
公开(公告)日：2024-02-23
申请号：CN202311036548.7
申请日：2023-08-16
申请人： 美光科技公司
摘要： 本申请涉及存储器装置中的读取验证节奏及时序。一种存储器子系统中的处理装置执行多遍次编程操作的第一遍次以对第一字线进行粗略编程，执行多遍次编程操作的第二遍次以对与所述第一字线邻近的第二字线进行粗略编程，执行多遍次编程操作的第三遍次以对所述第一字线进行精细编程，执行多遍次编程操作的第四遍次以对与所述第二字线邻近的第三字线进行粗略编程，执行多遍次编程操作的第五遍次以对所述第二字线进行精细编程，且响应于确定至少所述第二字线已被精细编程，对与所述第一字线相关联的一或多个单元执行读取验证操作。
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公开(公告)号：CN111370040B
公开(公告)日：2023-10-20
申请号：CN202010190043.6
申请日：2020-03-18
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路技术领域，具体涉及一种存储器读数据测试电路结构及其设计方法。其中结构包括：读信号路径，包括时钟门控单元和第一组合逻辑电路单元；时钟门控单元的时钟端连接同步时钟信号；地址路径，包括地址寄存器单元、逻辑控制电路单元、地址锁存器单元和第二组合逻辑电路单元；地址寄存器单元的时钟端连接同步时钟信号，地址寄存器单元的数据输出端连接逻辑控制电路单元的输入端，逻辑控制电路单元的输出端连接地址锁存器单元的数据输入端，地址锁存器单元的时钟端连接同步时钟信号。通过读信号产生步骤与所述地址信号产生步骤和地址锁存步骤，采用同步时钟，可以解决相关技术中保证高精度的时序平衡较为复杂与困难的问题。
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公开(公告)号：CN107221352B
公开(公告)日：2023-09-12
申请号：CN201710349534.9
申请日：2017-05-17
申请人： 西安紫光国芯半导体有限公司
发明人： 亚历山大
摘要： 本发明涉及一种回写方法和一种存储器。所述回写方法包括：步骤a:通过第一级灵敏放大器将位线和参考位线之间的电压差放大，之后将经放大的电压差数据传输到局部数据线上；步骤b：将步骤a中经放大的电压差数据从局部数据线送入第二级灵敏放大器，通过第二级灵敏放大器对步骤a中经放大的电压差数据进行放大并锁存；步骤c：将步骤b中经放大并锁存的电压差数据回写到局部数据线上；其中，步骤c发生在列选信号CSL有效时。正确数据的回写阻止了灵敏放大器中的错误翻转，并且还能帮助灵敏放大器很快地把错误翻转的值拉回到正确值上，以消除列选信号开启带来的噪声对位线和参考位线及SA的影响。
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公开(公告)号：CN115938443A
公开(公告)日：2023-04-07
申请号：CN202210997963.8
申请日：2022-08-19
申请人： 美光科技公司
摘要： 本公开涉及非易失性存储器的存储器操作之间的时间间隔。方法包含在存储器部件的某一位置上执行具有第一类型的第一存储器操作。所述方法进一步包含响应于接收到在所述位置上执行具有第二类型的第二存储器操作的访问请求，在所述第一存储器操作完成后，在与所述第一类型和所述第二类型相关的特定时间间隔对应的时间段内防止执行所述第二存储器操作。
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公开(公告)号：CN109256169B
公开(公告)日：2023-03-31
申请号：CN201810657317.0
申请日：2018-06-25
申请人： 闪迪技术有限公司
摘要： 本申请公开了用于管芯上控制存储器命令、时序和/或控制信号的系统和方法。定序器电路被配置成生成用于管芯上存储器控制电路系统的控制信号。控制信号可以包括存储器操作脉冲，其用于执行在选择的非易失性存储单元上操作，该选择的非易失性存储单元实现在与定序器(和其他管芯上存储器控制电路系统)相同的管芯内。在配置数据中定义了存储器控制信号的时序、配置和/或持续时间，其可以在管芯和/或管芯上存储器电路系统的设计和/或制造后被修改。因此，在管芯、定序器和其他管芯上存储器控制电路系统的设计和/或制造之后，可以操纵由定序器生成的存储器控制信号的时序、配置和/或持续时间。
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公开(公告)号：CN115424650B
公开(公告)日：2023-03-24
申请号：CN202211359577.2
申请日：2022-11-02
申请人： 苏州浪潮智能科技有限公司
摘要： 本申请公开了一种离线数据保持时间的确定方法、装置、设备及介质，属于固态硬盘技术领域，该方法包括：当SSD下电时，确定指定字线上NAND电压阈值分布所对应高斯分布的平均值，得到第一数据，并确定SSD在指定时刻所对应的数据保持时间，得到初始保持时间；其中，指定时刻为在下电时刻之前通过指定字线最后向SSD写入数据的时刻；当SSD上电时，确定指定字线上NAND电压阈值分布所对应高斯分布的平均值，得到第二数据；根据第一数据和第二数据确定SSD从下电时刻到上电时刻之间的数据保持时间，并和初始保持时间确定SSD的离线数据保持时间。通过该方法能够准确地确定出SSD的离线数据保持时间。
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