公开(公告)号：CN103425460A

公开(公告)日：2013-12-04

申请号：CN201310363885.7

申请日：2013-08-20

Applicant: 复旦大学

Inventor： 虞志益 ,  俞政 ,  于学球 ,  张家杰 ,  曾晓洋

IPC: G06F9/38 ,  G06F1/32

Abstract: 本发明属于微处理器技术领域，具体涉及一种低功耗的寄存器堆的写回丢弃方法。本发明以现有微处理器为基础，其步骤包括：对所述微处理器，扩充原有的MIPS指令集，在有冗余位的指令中增加3位的“生命长度”来表征当前寄存器变量将要被几条后续指令使用；在执行级、访存级和对齐级增加“生命长度”调整逻辑，如果当前寄存器变量被后续的指令使用，则将其“生命长度”减小1，一旦发现当前寄存器变量的“生命长度”为0，则将其通过基于选择器-寄存器的屏蔽逻辑丢弃。指令寄存器生命长度静态推测算法由软件工具实现。与现有的架构相比，本发明能够在几乎不增加硬件开销的情况下，有效地发现可以丢弃的寄存器变量，从而降低寄存器堆的功耗和功耗密度。

公开(公告)号：CN102737710A

公开(公告)日：2012-10-17

申请号：CN201210008426.2

申请日：2012-01-12

Applicant: 复旦大学

Inventor： 程旭 ,  李毅 ,  张星星 ,  熊保玉 ,  韩军 ,  张跃军 ,  张章 ,  虞志益 ,  曾晓洋

IPC: G11C11/413

Abstract: 本发明属于集成电路存储单元技术领域，具体为一种基于自定时的灵敏放大时序控制信号产生电路。该电路由两列可配置的存储单元伪阵列、一个两输入或非逻辑以及延时单元构成。伪存储器阵列的位线预充到高电平，工作时，伪阵列的字线WL信号由低电平翻转为高电平时，两列存储单元伪阵列的位线BL开始放电，位线电压降低，并导致或非门翻转，完成时序控制功能。本发明可以有效地减少存储器在制造过程中因工艺偏差造成的功能失效问题，提高存储器的成品率，提升存储器的读取速度。

公开(公告)号：CN101546302A

公开(公告)日：2009-09-30

申请号：CN200910050702.X

申请日：2009-05-07

Applicant: 复旦大学

Inventor： 陈芳露 ,  陆雯青 ,  虞志益 ,  周晓方

IPC: G06F15/80

Abstract: 本发明属于集成电路设计领域，提供了一种简单、高效的适用于多核处理器的互连结构——局部集中化互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。该集中互连结构，结构简单，能有效降低多核处理器互连面积；同时有很高的灵活性，在处理器核间通信的任务时，不论是局部数据通信还是远距离通信中都可以得到很高的效率和很低的延迟。