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公开(公告)号：CN117713694A
公开(公告)日：2024-03-15
申请号：CN202311622703.3
申请日：2023-11-30
Applicant: 北京大学
Abstract: 本发明公开一种降低晶体振荡器相位噪声的方法，属于集成电路技术领域。本发明将振荡器产生的频率基准信号通过正交二分频电路后，通过正反馈的作用，增益变高，在同等节点的注入电流速度变快，上升斜率变大，边沿抖动明显减小，从而相位噪声变好，实现了降低相位噪声的目的。采用本发明不需要额外的电路设计需求，避免有源器件选择的局限性，实现思路结构简单，有效降低设计复杂度。
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公开(公告)号：CN115016243B
公开(公告)日：2023-03-10
申请号：CN202210517939.X
申请日：2022-05-12
Applicant: 北京大学
IPC: G04F10/00
Abstract: 本发明公开了一种随机型时间数字转换器的线性度增强方法。所述方法包括：定义随机型时间数字转换器的输入信号坐标系；通过控制比较器阵列内部供电电压，使输入信号产生呈高斯函数的概率分布曲线Group A与概率分布曲线Group B；将概率分布曲线Group A在x轴方向向右平移2δ，将概率分布曲线Group B在x轴方向向左平移2δ，并对处于[‑δ,δ]中的数据进行函数叠加，得到新分布函数；基于新分布函数进行随机型时间数字转换器的信号转换。本发明使得输入信号的线性度被大幅度提高，避免了冗杂的算法校准工作，可以在硅基标准CMOS工艺上单芯片集成。
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公开(公告)号：CN114629441A
公开(公告)日：2022-06-14
申请号：CN202210206145.1
申请日：2022-03-03
Applicant: 北京大学
IPC: H03D7/16
Abstract: 本发明提供一种接收机无源下混频器抑制谐波的校正方法，属于集成电路技术领域。本发明射频信号经过无源IQ混频器与本振信号LO进行下混频产生中频信号，中频信号经过一级跨阻放大器对信号放大输入到电阻网络，电阻网络输出信号接入到下一级跨阻放大器进而输出，所述电阻网络包括增益校正电阻阵列RA、相位校正电阻阵列RP和固定阻值电阻阵列。本发明通过改变电阻网络里所有可变电阻的大小来解决相位和增益匹配问题，显著提高了谐波抑制比。本发明仅利用到了电阻阵列便可以完成增益和相位的精确匹配，因此具有易于设计的优点，由于没有用到Gm级和电容，也大大节省了谐波抑制结构电路尺寸，在一定程度上降低了成本。
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公开(公告)号：CN114389545A
公开(公告)日：2022-04-22
申请号：CN202111515131.X
申请日：2021-12-13
Applicant: 北京大学
Abstract: 本发明公开一种开关电容数字化功率放大器，属于集成电路技术领域。该开关电容数字化功率放大器包括输入缓冲级、25％占空比正交信号生成器、换相电路、驱动级电路、正交单元共享逻辑电路以及数字功率放大器输出级电路。所述正交单元共享逻辑电路包含两路与门开关和一个或门，与门开关选通两路正交信号给到后级的或门，或门基于25％占空比正交信号的时域不重叠特性直接将两路信号拼接合成，从而实现功率放大器的正交单元共享。本发明开关电容数字化功率放大器具有能量效率高，电路兼容性好，可靠性高，硬件资源开销小等特点。
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公开(公告)号：CN114337549A
公开(公告)日：2022-04-12
申请号：CN202210004009.4
申请日：2022-01-04
Applicant: 北京大学
IPC: H03B5/32
Abstract: 本发明公布了一种基于片上变压器的宽带数控振荡器，属于集成电路技术领域。该宽带数控振荡器包括片上变压器、粗调开关电容、细调开关电容、数模转换器、压控变容管和交叉耦合晶体管，所述片上变压器包括第一级线圈和第二级线圈，所述细调开关电容和交叉耦合晶体管的输出端、片上变压器的第一级线圈的输出以及片上变压器的第二级线圈的输出相连，所述粗调开关电容和片上变压器的第二级线圈的输入端相连，所述数模转换器和压控变容管的一端相连，所述压控变容管和交叉耦合晶体管的输出端以及片上变压器的第一级线圈的输出相连。本发明通过引入片上变压器，增加DCO的输出频率对单位电容变化的变化率，可以获得更大的带宽，有助于降低流片的成本。
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Patent Agency Ranking
公开(公告)号：CN114153136A
公开(公告)日：2022-03-08
申请号：CN202111499143.8
申请日：2021-12-09
Applicant: 北京大学
IPC: G04F10/00
Abstract: 本发明公开了一种基于时钟校准技术的全周期数字时间转换器，其特征在于，包括单转差电路，用于将输入的单端信号转换为差分信号并输入到多相时钟信号产生单元；多相时钟信号产生单元用于根据输入的差分信号生成多相时钟信号并输入可调延迟模块；可调延迟模块用于根据数字模块的输出信号对多相时钟信号进行延迟后输入多路选择器；多路选择器用于根据数字模块产生的开关控制信号选择一组相邻两相信号输出；相位插值器用于根据相邻两相信号产生数控时间信号；时间数字转换器用于计算相邻两相信号上升沿的时间差并输入到数字模块；数字模块用于根据各组相邻两相信号上升沿的时间差生成可调延迟模块对多相时钟信号延迟控制的信号以及开关控制信号。
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公开(公告)号：CN104282331B
公开(公告)日：2017-08-25
申请号：CN201310291109.0
申请日：2013-07-11
Applicant: 北京大学
IPC: G11C11/413
Abstract: 本发明公开了一种自适应抗软错误存储单元及存储电路。存储单元包括一由两个反相器构成的交叉耦合结构，两反相器的漏端分别与一可变电容C1、C2连接，C1、C2的控制端与一参考电压产生模块的参考电压输出端连接；两反相器的漏端分别与一选通管的漏端连接，两选通管的栅极分别与字线WL连接，一选通管的源端与位线BL连接，另一选通管的源端与位线NBL连接；参考电压产生模块输出的参考电压VB与存储单元的工作电压VDD正相关。存储电路包括多个自适应抗软错误存储单元。本发明具有面积小、适用性强、灵活度高等特定，适于工作在高速高压的状态下，也可以工作在低速低压的状态下的特点。
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公开(公告)号：CN106027037A
公开(公告)日：2016-10-12
申请号：CN201610345922.5
申请日：2016-05-23
Applicant: 北京大学
IPC: H03L7/06
CPC classification number: H03L7/06
Abstract: 本发明提供一种高线性度的数控相位插值器，包括：多个相互并联的相位插值单元，接收多相位时钟信号，每一相位插值单元包括三条电路支路；每一所述电路支路接收一时钟信号，或一时钟信号及其差分信号，三个所述时钟信号为一时钟信号和相位差为的两个时钟信号；以及接收同一相位插值电流，并按一定比例输出、合成为一路总电流；一电流偏置阵列，包括一译码器，接收数字控制码并转化为控制信号；该电流偏置阵列连接于所述多个相位插值单元的输入端，通过该控制信号控制产生与所述多个相位插值单元相对应的多个相位插值电流；一负载网络，连接于所述多个相位插值单元的输出端，将每一路总电流加和并转化为一电压信号。
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公开(公告)号：CN102801667B
公开(公告)日：2015-04-15
申请号：CN201110138597.2
申请日：2011-05-26
Applicant: 北京大学
IPC: H04L25/03
CPC classification number: Y02D50/10
Abstract: 本发明公开了一种用于高速串行接口中的电流积分型判决反馈均衡器，属于集成电路领域。本发明包括两支路，每一支路均为：信号输入端依次经一模拟加权器、一CML D触发器、一CML到CMOS电平转换电路与一TSPC D触发器连接；一加权判决选择模块的输入端分别与两支路的输出端、两支路中CML到CMOS电平转换电路的输出端连接，其输出端分别与两支路的模拟加权器的反馈控制端连接；一输入时钟缓冲器模块的输出端分别与两支路中的CML D触发器的时钟控制输入端、TSPC D触发器的时钟控制输入端连接；所述输入时钟缓冲器模块时钟信号为反相的半速差分时钟信号。本发明具有误码率低、结构简单、功耗小等优点。
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