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公开(公告)号：CN117688953A
公开(公告)日：2024-03-12
申请号：CN202211078723.4
申请日：2022-09-05
Applicant: 清华大学
IPC: G06G7/12
Abstract: 一种模拟缓存单元及其操作方法、模拟缓存器。该模拟缓存单元包括输入电路、存储电路、加窗电路和输出电路，输入电路配置为根据输入控制信号导通或截止，以开始接收或者停止接收输入信号；存储电路配置为从输入电路接收输入信号，并将采样到的输入信号以模拟数据的形式缓存在存储电路中；加窗电路配置为根据加窗控制信号对存储电路中缓存的模拟数据进行窗函数系数可调的加窗处理；输出电路配置为根据输出控制信号导通或截止，以将模拟缓存单元中加窗处理后的模拟数据输出。该模拟缓存单元通过存储电路对输入的无限长的信号进行截断，通过加窗电路对截断后的输入信号进行窗函数系数可调的加窗处理，能够在模拟域上减少截断后的输入信号的频谱泄露。
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公开(公告)号：CN112598124A
公开(公告)日：2021-04-02
申请号：CN202011575150.7
申请日：2020-12-28
Applicant: 清华大学
IPC: G06N3/063
Abstract: 一种神经元模拟电路及神经网络装置。该神经元模拟电路包括运算放大器、第一电阻性器件和第二电阻性器件，该运算放大器包括第一输入端、第二输入端和输出端，该第一电阻性器件连接在该运算放大器的第一输入端或第二输入端与该运算放大器的输出端之间；该第二电阻性器件连接在该运算放大器的输出端和该神经元模拟电路的输出端之间；该第二电阻性器件包括阈值开关型忆阻器，该阈值开关型忆阻器的第一端与该神经元模拟电路的输出端电连接；该第一电阻性器件和该第二电阻性器件中至少之一包括动态忆阻器。该神经元模拟电路具有较强的仿生能力。
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公开(公告)号：CN105976022B
公开(公告)日：2019-04-16
申请号：CN201610267170.5
申请日：2016-04-27
Applicant: 清华大学
IPC: G06N3/063
Abstract: 一种电路结构、人工神经网络及用电路结构模拟突触的方法，该电路结构，包括：多个电路单元，包括至少一个参考电路单元和至少一个执行电路单元，其中，所述参考电路单元包括参考电阻，所述参考电阻的第一端与至少一条第一信号线电连接，所述参考电阻的第二端与至少一条第二信号线电连接，所述执行电路单元包括阻变器件，所述阻变器件的第一端与至少一条第三信号线电连接，所述阻变器件的第二端与至少一条第四信号线电连接；所述参考电路单元和所述执行电路单元彼此对应，构成差值结构。该电路结构利用忆阻器的单边渐变特性实现了模拟突触抑制性和兴奋性的对称操作。
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公开(公告)号：CN102982843B
公开(公告)日：2017-02-08
申请号：CN201210518687.9
申请日：2012-12-05
Applicant: 清华大学
Abstract: 本发明提出一种非挥发性存储单元，包括：第一存储子单元和第二存储子单元，用于存储数据；放大单元，所述放大单元与所述第一存储子单元和第二存储子单元相连，包括首尾相接第一反相器和第二反相器，用于感应和放大读取电流；第一读取控制单元和第二读取控制单元，所述第一读取控制单元和第二读取控制单元与所述放大单元串接，用于控制将放大单元感应的读取数据输出到位线；以及均衡电路，所述均衡电路用于提供高电压的泄放通道。本发明提出一种将读取管和放大单元的连接方式由并行连接改为串行连接的结构的非挥发性存储单元，该结构的非挥发性存储单元能减少静态消耗的电流。
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公开(公告)号：CN105870068A
公开(公告)日：2016-08-17
申请号：CN201610232398.0
申请日：2016-04-14
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247
CPC classification number: H01L27/11551 , H01L27/11578
Abstract: 一种存储装置及其制造方法。该方法包括：在衬底上交替堆叠多个隔离层和多个牺牲层；图案化多个隔离层和所述多个牺牲层以形成开口；在开口中形成下选通管的沟道；在开口中且在下选通管的沟道上形成多个存储单元的存储复合层和沟道层；在开口中且在多个存储单元的存储复合层和沟道层上形成上选通管的沟道；去除多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部；在第一凹部中形成下选通管的栅绝缘层并且在第三凹部中形成上选通管的栅绝缘层；以及在第一凹部中形成下选通管的栅极，在多个第二凹部中形成多个存储单元的控制栅极，并在第三凹部中形成上选通管的栅极。
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Patent Agency Ranking
公开(公告)号：CN105761753A
公开(公告)日：2016-07-13
申请号：CN201610073265.3
申请日：2016-02-02
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
Abstract: 本公开的实施例提供一种数据加扰解扰器、存储装置及加扰解扰方法。该数据加扰解扰器包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，其中，初始种子生成模块被配置为生成初始种子并将该初始种子发送给伪随机数生成模块，伪随机数生成模块包括寄存器以及异或逻辑运算器，初始种子存储在寄存器中，异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，数据运算传输模块包括传输门及异或门，传输门控制数据的传输方向，异或门将加扰伪随机数与输入数据进行异或运算，或将解扰伪随机数与输出数据进行异或运算。
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公开(公告)号：CN105719693A
公开(公告)日：2016-06-29
申请号：CN201610045632.9
申请日：2016-01-22
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
Abstract: 提供了一种NAND存储器的多比特编程方法及装置。所述方法包括：将被编程的多比特数据写入数据锁存器组，所述多比特数据为格雷码码字；将所述多比特数据从所述格雷码码字转换为加速编码码字；对存储阵列中需要被编程的存储单元进行编程；对被编程的各所述存储单元执行编程验证操作；对被编程的各所述存储单元执行锁存扫描操作；以及对被编程的各所述存储单元执行确认扫描操作。所述方法根据锁存器的结构重新设计编码，减少了编程过程中复杂的冗余操作的数量，因而可以加快编程的速度，降低功耗。
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公开(公告)号：CN105552081A
公开(公告)日：2016-05-04
申请号：CN201610045640.3
申请日：2016-01-22
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11578
Abstract: 提供一种电荷捕获型存储器及其制备方法。该电荷捕获型存储器包括衬底，以及依次堆叠在所述衬底上的电荷隧穿层、电荷存储层、电荷阻挡层和控制栅极。所述电荷存储层包括设置在所述电荷存储层中的电荷存储层夹层；并且在所述电荷存储层与所述电荷存储层夹层之间的界面处具有电荷捕获陷阱。
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公开(公告)号：CN102932610B
公开(公告)日：2016-03-23
申请号：CN201210391202.4
申请日：2012-10-15
Applicant: 清华大学
Abstract: 本发明提出一种基于快闪存储器的图像传感器阵列结构，包括：n/k个子阵列，其中，每个子阵列包括：（k+1）行m列像素单元，其中第1行至第k行像素单元作为感光单元，第（k+1）行单元作为选通行与字线连通，并且每一列像素单元与位线连通，其中k、m、n均为正整数并且n能被k除尽。本发明具有位线电容值更低，数据读取速度更高的优点。
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公开(公告)号：CN103281084A
公开(公告)日：2013-09-04
申请号：CN201310148660.X
申请日：2013-04-25
Applicant: 清华大学
IPC: H03M1/66
Abstract: 本发明提出一种数模转换器，包括：差分器，用于将输入电压与反馈电压相减，其中，输入电压为当前像素点与参考像素点输出电压的差值；积分器，用于对输入电压与反馈电压的差值积分；第一比较器，用于当积分器输出大于第一阈值电压时，反馈第一阈值的电压；第二比较器，用于在预定周期将积分器输出的电压值与第二阈值进行比较；以及控制器，用于当预定周期转换后积分器输出的电压值小于第二阈值时，产生复位脉冲，此外，在一次完整的转换完成之后，将当前像素作为参考像素对下一个像素进行处理，其中，第一阈值大于第二阈值。根据本发明实施例的数模转换器，通过预定周期的累加结果与第二阈值进行比较，进而减少了转换周期提高了数据处理效率。
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