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公开(公告)号：CN104022950A
公开(公告)日：2014-09-03
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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公开(公告)号：CN104022775A
公开(公告)日：2014-09-03
申请号：CN201410237883.8
申请日：2014-06-02
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种面向SerDes技术中基于FIFO协议的数字接口电路。本发明由发送端数字电路和接收端数字电路两大部分组成。本发明在SerDes数模接口中引入数字系统设计中经典的同步、异步FIFO和串并、并串转换电路，将数模接口封装成简单的支持FIFO读写协议的接口，简单可行，便于调用。FIFO的巧妙使用，有效解决了芯片间跨时钟域数据传输、反馈控制信号通道传输延迟大等信号完整性问题，串并、并串转换电路则解决了总线和SerDes位宽不匹配问题，便于总线的位宽拓展，增强了电路设计方案的适应性。
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公开(公告)号：CN103500583A
公开(公告)日：2014-01-08
申请号：CN201310410505.0
申请日：2013-09-11
Applicant: 复旦大学
IPC: G11C7/18
Abstract: 本发明属于集成电路存储单元技术领域，具体为一种适用于低电压寄存器堆的写加强的抗读位线漏电存储单元。该存储单元包括：插入两个写打断晶体管的交叉耦合的两个反相器，两个写晶体管，由四个晶体管组成的新型的抗位线漏电的读端口。当进行写操作时，关断插入的两个写打断晶体管，两个反相器之间的反馈打断，使得写操作更加容易，从而增强了低电压下的写能力；当进行读操作时，开启插入的两个NMOS晶体管，保持两个反相器之间的反馈，只要读字线RWL为低电平，则读位线到地之间始终有两个关断的NMOS晶体管，这大大减小了读位线上的漏电，增强了低电压下读操作的稳定性。
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公开(公告)号：CN103259698A
公开(公告)日：2013-08-21
申请号：CN201310152474.3
申请日：2013-04-27
Applicant: 复旦大学
IPC: H04L12/26
Abstract: 本发明属于计算机片上网络系统的测试技术领域，具体为一种适用于片上网络的测试系统和方法。本发明的测试系统包括一个控制器和一个二维网格片上网络，控制器生成配置、测试信息和测试控制信号，实现全局同步测试；二维网格片上网络实现测试数据的接收和发送，片上网络中的所有路由器和IP核加入测试单元。本发明的测试方法分别对片上网络的所有链路和交换开关进行测试，并且是内建自测试（BIST）的，在增加一定硬件开销和测试周期下，能够有效覆盖所涉及的所有链路和交换开关错误，实现错误链路和交换开关的错误全覆盖，得到完整的片上网络全局的错误分布图，从而适用于二维网格片上网络的容错路由算法设计。
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公开(公告)号：CN103248341A
公开(公告)日：2013-08-14
申请号：CN201310162169.2
申请日：2013-05-06
Applicant: 复旦大学
Abstract: 本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。
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Patent Agency Ranking
公开(公告)号：CN104009823B
公开(公告)日：2017-07-07
申请号：CN201410237882.3
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种SerDes技术中的错位检测与纠错电路。本发明由发送端数字电路和接收端数字电路两大部分组成。在发送端，由发送端控制器启动校验码发生电路依次产生N位全“1”的同步信号和仅最高位为“0”的校验信号，上述信号被二选一MUX选通输出到模拟Serializer模块，再经过差分传输通道和Deserializer后送给接收端数字电路；在接收端，错位检测电路在检测判别接收数据有没有错位；纠错电路模块根据接收的校验码中“0”实际出现的位号将正确的数据位序恢复纠正并最终输出。本发明采用数字电路实现，具有可编程性以及逻辑简单、灵活性好等优点，与现行通用的基于硬件描述语言的数字集成电路设计流程兼容。
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公开(公告)号：CN104035896B
公开(公告)日：2017-01-11
申请号：CN201410254412.8
申请日：2014-06-10
Applicant: 复旦大学
IPC: G06F13/16
Abstract: 本发明属于多核处理器设计技术领域，具体为一种适用于2.5D多核系统的融合存储器的片外加速器。该片外加速器包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。逻辑控制电路从处理器端接收配置包，经过解析，对相应的链路进行配置，决定存储器的输出数据是否经过加速逻辑返回处理器。本发明结构适用于面向特定应用的2.5D多核处理系统，可以降低由于片间访存延时较大而引起的性能损失，存储器输出数据可以选择经过不同的加速单元进行计算和输出，具有一定的灵活性。
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公开(公告)号：CN103248566B
公开(公告)日：2016-04-13
申请号：CN201310144887.7
申请日：2013-04-24
Applicant: 复旦大学
IPC: H04L12/703 , H04L12/771
Abstract: 本发明属于可靠性计算机片上网络系统设计技术领域，具体为一种应用于片上网络的基于错误阻挡模型的容错方法和结构。本发明基于片上网络的错误阻挡模型，提出一种部分自适应的双通道双方向的容错路由算法，根据该容错路由算法实现部分失效的片上网络的容错路由。此容错路由算法，能够在片上网络存在失效链路和一定数量的失效通径下，以最短路径传递数据，实现路由的免死锁、免活锁和免饥饿，还具有可重构、可扩展和高吞吐率等特性，从而实现较高的伪核利用率。本发明不仅能够容纳在片上网络中心位置的失效链路和路由中一定数量的失效通径，对片上网络边界和角落位置的失效链路和路由中一定数量的失效通径有同样的容错能力。
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公开(公告)号：CN103577632A
公开(公告)日：2014-02-12
申请号：CN201310479559.2
申请日：2013-10-15
Applicant: 复旦大学
IPC: G06F17/50 , H04L12/771
Abstract: 本发明属于异构多核建模领域，具体为一种异构多核系统中片上网络模型定制建模方法。其具体方法如下：系统内建NoC基本网络组件模型，包括：片上路由器Router模型、网络接口NI模型、链路Link模型。系统提供NoC模型生成器NoC_gen，根据用户输入的定制NoC配置文件，生成定制NoC模型。本发明涉及的异构多核系统中片上网络模型定制建模方法，可根据用户定制的片上网络互联配置文件，快速准确的生成片上网络互联模型，减少用户模型编写与调试时间，加快多核处理器系统架构探索进程。
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公开(公告)号：CN103440225A
公开(公告)日：2013-12-11
申请号：CN201310365649.9
申请日：2013-08-21
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体涉及一种可重构单指令多进程的多核处理器及方法。本发明的可重构单指令多进程多核处理器，基于现有的一个簇状结构、共享内存多核处理器模型，每个簇中包含四个单核和一个共享内存；在此基础上增加如下功能部件：为每个单核增加相应的控制寄存器，增加主核流水线停顿判断逻辑，增加从核指令的选择逻辑，增加片上网络的发包配置逻辑等。单指令多进程方法针对这样的情形，当有若干个核执行相同代码时，将它们组成主从模式，主核执行取指令操作，而从核从主核获取指令，关闭自己的指令存储器，从而减少不必要的指令存储器访问，减小功耗。本发明可以明显降低多核处理器的功耗。
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