公开(公告)号：CN116431529A

公开(公告)日：2023-07-14

申请号：CN202310707262.0

申请日：2023-06-15

申请人： 睿思芯科(深圳)技术有限公司

发明人： 刘沐阳 ,  陈荣 ,  杨峙垒

IPC分类号： G06F12/0893 ,  G06F12/0891

摘要： 本发明适用于硬件芯片设计领域，尤其涉及一种基于L1D‑L2缓存的别名处理方法、系统及相关设备。本发明提出了一种基于L1D缓存‑L2缓存结构的、用于解决L1D缓存的别名问题的方法及对应的系统模块，本发明提出的方法可以最大化硬件资源效率，不会对芯片结构、硬件系统类型、操作系统兼容性、芯片性能产生限制，同时，基于缓存实现的模块不会大幅增加整体系统功耗，具有良好的可扩展性。

公开(公告)号：CN116303140A

公开(公告)日：2023-06-23

申请号：CN202310570791.0

申请日：2023-05-19

申请人： 珠海妙存科技有限公司

发明人： 伍思宁 ,  刘弋波 ,  赖鼐 ,  龚晖

IPC分类号： G06F12/0893

摘要： 本发明公开了一种基于硬件的排序算法优化方法及其装置，所述方法包括以下步骤：获取多个待排序的序列信息；对多个序列信息进行归并排序，将序列信息中已排序的数据依次存入缓存器；把缓存器内的数据按序放回序列信息内，得到序列信息的排序结果。通过调整缓存器的大小，根据实际需求进行时间和空间的交换，有效地减少排序过程中的运算时间，保证排序算法的空间利用率，提高排序算法的灵活性。

公开(公告)号：CN116204453A

公开(公告)日：2023-06-02

申请号：CN202211667384.3

申请日：2022-12-23

申请人： 科东(广州)软件科技有限公司

发明人： 彭元志

IPC分类号： G06F12/0817 ,  G06F12/0844 ,  G06F12/0893

摘要： 本发明公开了一种多核系统的数据访问方法、装置、设备及存储介质。该方法包括：通过对于每个处理器核，定义该处理器核的私有变量；根据预先为该处理器核分配的页目录表，为所述私有变量分配物理内存；建立所述私有变量的虚拟地址与所述物理内存对应的物理地址间的映射关系；所述处理器核基于所述映射关系访问所述私有变量。本公开实施例，通过根据页目录表为所述私有变量分配物理内存，并建立所述私有变量的虚拟地址与所述物理内存对应的物理地址间的映射关系的方式，不仅可以避免多核系统中访问同一内存块时的缓存同步问题，还可以提高数据访问效率。

公开(公告)号：CN115114103A

公开(公告)日：2022-09-27

申请号：CN202211010569.7

申请日：2022-08-23

申请人： 摩尔线程智能科技(北京)有限责任公司

发明人： 崔运辉 ,  李志勇 ,  余德军 ,  张钰勃 ,  杨上山

IPC分类号： G06F11/22 ,  G06F11/263 ,  G06F12/0844 ,  G06F12/0893 ,  G06F13/16

摘要： 本申请公开了一种直接存储器访问数据传输的测试方法和装置。所述方法包括：申请第一内存和第二内存，其中，所述第一内存和所述第二内存为不使用高速缓冲存储器的内存或具有高速缓冲存储器一致性的内存；通过直接存储器访问驱动在所述第一内存和所述第二内存之间进行数据传输；以及比较所述第一内存和所述第二内存中的数据，根据比较结果确定所述直接存储器访问驱动的准确性。由此，减少由于高速缓冲存储器的一致性问题对直接存储器访问数据传输的测试造成干扰，提高了测试结果的可靠性。

公开(公告)号：CN113760787B

公开(公告)日：2022-08-26

申请号：CN202111101548.1

申请日：2021-09-18

申请人： 成都海光微电子技术有限公司

发明人： 姚涛 ,  贾琳黎 ,  耿恒生

IPC分类号： G06F12/0893 ,  G06F12/0877 ,  G06F12/0868

摘要： 提供多级高速缓存数据推送系统、方法、设备和计算机介质，该系统包括：第一级高速缓存器；第二级高速缓存器，其中第二级高速缓存器的访问速度比第一级高速缓存器慢；控制单元，被配置为：判断在第二级高速缓存器的要被替换的缓存行中是否存在未来可能再次被访问的缓存行并判断第一级高速缓存器中是否存在空闲的缓存行；在判断在第二级高速缓存器中存在未来可能再次被访问的缓存行并且第一级高速缓存器中存在空闲的缓存行的情况下，将未来可能再次被访问的缓存行前推到空闲的缓存行中。本公开利用第一级高速缓存器的空闲空间，存储将来可能会被访问的第二级高速缓存器的要替换的缓存行，减轻了缓存系统的容量缺失和冲突缺失，提高了缓存的利用率。

公开(公告)号：CN113190477B

公开(公告)日：2022-07-01

申请号：CN202110416725.9

申请日：2021-04-19

申请人： 烽火通信科技股份有限公司 ,  武汉飞思灵微电子技术有限公司

发明人： 王颖伟

IPC分类号： G06F13/16 ,  G06F12/02 ,  G06F12/0891 ,  G06F12/0893

摘要： 本发明公开了一种适用于查表应用的低延时DDR控制方法及装置，DDR设备的缓存空间中包括多个BANK，则低延时DDR控制方法具体包括：当接收到用户的写请求时，根据所述DDR设备的空间特性将请求数据复制多份，并根据请求地址将复制得到的多份备份数据分别写入所述DDR设备的多个BANK内部；当接收到用户的读请求时，根据所述DDR设备的当前运行状态和所述请求地址，通过动态择优调度方式从所述多个BANK中选出一个低延时的BANK，并从该BANK中读取备份数据。该方案利用DDR控制调度特性，采用空间换延时的策略实现低延时读操作，可快速完成查表操作，由此解决芯片中低延时查表的特殊应用场景需求。

公开(公告)号：CN114564419A

公开(公告)日：2022-05-31

申请号：CN202011356804.7

申请日：2020-11-27

申请人： 华为云计算技术有限公司

发明人： 何铭健 ,  周可 ,  王桦 ,  郭畅

IPC分类号： G06F12/0842 ,  G06F12/0893 ,  G06F9/50

摘要： 本申请公开了一种CPU的公共资源分配方法，应用于计算机领域，该方法包括：第一设备获取目标数据，目标数据为第一设备的CPU分配给目标应用的目标公共资源的大小，目标公共资源包括三级缓存或内存带宽；第一设备根据目标数据和第一映射关系确定N个第一数据，每个第一数据对应的公共资源属于目标公共资源，N个第一数据与目标应用分配到的N个线程一一对应；第一设备根据N个第一数据为N个线程分配公共资源。本申请可以对目标应用分配到的目标公共资源进行再分配，从而可以提升目标应用的性能。

公开(公告)号：CN114402303A

公开(公告)日：2022-04-26

申请号：CN202080063530.4

申请日：2020-09-03

申请人： 超威半导体公司

发明人： 保罗·詹姆斯·莫耶

IPC分类号： G06F12/0811 ,  G06F12/0877 ,  G06F12/0893

摘要： 公开了用于动态调整高速缓存策略以减少执行核心等待时间的系统、设备和方法。处理器包括高速缓存子系统。所述高速缓存子系统包括一个或多个高速缓存级别和一个或多个高速缓存控制器。高速缓存控制器将高速缓存级别划分为两个测试部分和剩余部分。所述高速缓存控制器将第一策略应用于第一测试部分并将第二策略应用于第二测试部分。所述高速缓存控制器确定所述执行核心等待访问所述第一和第二测试部分所花费的时间量。如果所述第一测试部分的所测量等待时间小于所述第二测试部分的所测量等待时间，则所述高速缓存控制器将所述第一策略应用于所述剩余部分。否则，所述高速缓存控制器将所述第二策略应用于所述剩余部分。

公开(公告)号：CN114185817A

公开(公告)日：2022-03-15

申请号：CN202111503279.1

申请日：2021-12-09

申请人： 平头哥(上海)半导体技术有限公司

发明人： 赵思齐

IPC分类号： G06F12/0802 ,  G06F12/0893 ,  G06F12/1045 ,  G06F9/50

摘要： 本发明实施例提供了一种内存管理单元、处理单元、系统以及内存访问方法。所述内存访问方法，应用于外部总线连接的内存管理单元和处理单元，所述内存管理系统包括内存管理单元和处理单元。所述内存管理单元用于获取外部设备的内存访问请求，得到所述内存访问请求中包括的虚拟内存地址，并且经由所述外部总线，将所述虚拟内存地址发送到所述处理单元。所述处理单元用于将所述虚拟内存地址转换为所述物理内存地址。所述内存管理单元还用于经由所述外部总线，从所述处理单元获取所述物理内存地址，并且根据所述物理内存地址，进行内存访问。本发明实施例减小了外部设备进行内存访问的实现成本。

公开(公告)号：CN113643739A

公开(公告)日：2021-11-12

申请号：CN202111027040.1

申请日：2021-09-02

申请人： 西安紫光国芯半导体有限公司

发明人： 江喜平 ,  周小锋

IPC分类号： G11C11/406 ,  G11C11/4063 ,  G06F12/084 ,  G06F12/0893

摘要： 本申请公开了一种LLC芯片及缓存系统，该LLC芯片包括存储晶圆、接口逻辑单元和封装基板，接口逻辑单元与存储晶圆依次设置于封装基板上，存储晶圆与接口逻辑单元通过三维集成，以形成LLC芯片，多个处理组件连接接口逻辑单元，以通过接口逻辑单元对存储晶圆进行读写操作；存储晶圆包括至少一个存储空间，多个处理组件对特定存储空间或任一存储空间进行读写操作，以实现非共享独立存储访问或共享存储访问；其中，存储晶圆的存储空间根据多个处理组件的访问量或访问速度划分。本申请通过三维集成存储晶圆与接口逻辑单元，进而通过多个分布式的接口提高信号传输带宽，并通过非共享模式或共享模式进行数据缓存，提高处理组件访问数据的效率。