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公开(公告)号：CN117560255A
公开(公告)日：2024-02-13
申请号：CN202311507904.9
申请日：2023-11-13
Applicant: 西安电子科技大学
IPC: H04L25/03
Abstract: 一种Alpha稳定分布噪声下的弱信号处理方法，包括以下步骤；a)对Alpha稳定分布噪声进行非线性限幅处理，抑制噪声时域中的幅值较大的分量；b)对经过限幅处理的Alpha稳定分布噪声进行高斯性判别、参数估计与高斯分布拟合，将Alpha稳定分布噪声转换为近似高斯噪声；c)利用非线性双稳态随机共振技术对近似高斯背景噪声下的微弱信号进行预增强处理；d)对预增强处理后的输出信号再进行传统的非相关接收处理，改善Alpha稳定分布噪声下的弱信号的接收误码率性能。本发明通过预增强处理后的信号直接提取信号的定时信息；对预增强处理后的信号进行非相关接收处理，能够改善Alpha稳定分布噪声下的弱信号处理的接收误码率性能，具有码元同步开销小、计算复杂度低的优点。
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公开(公告)号：CN106682306B
公开(公告)日：2020-07-07
申请号：CN201611221318.8
申请日：2016-12-26
Applicant: 西安电子科技大学
IPC: G06F30/347
Abstract: 本发明公开了一种快速FPGA布线方法，该方法采用新的重布线策略和波前扩展方法。该FPGA布线方法迭代地对所有线网进行布线直到找到一个合法的布线结果或者达到最大迭代次数。在每次布线迭代过程中，新的重布线策略只对非法的路径进行重布，保留合法的路径，从而减少每次布线迭代的时间。在对每一个线网漏端点进行布线时，布线树上距离目标漏端点t相对较远的节点出现在连接t的最优路径上的概率较低，因此在对波前进行初始化时只使用距离t相对较近的布线树节点，当布线树较大时，可以显著减少波前初始化的时间。本发明在保持关键路径延时和线长均有优化的前提下，明显减少了布线运行时间。
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公开(公告)号：CN104657542B
公开(公告)日：2017-12-19
申请号：CN201510040674.9
申请日：2015-01-27
Applicant: 西安电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种基于MSVL的Petri网模型检测方法，首先利用现有的建模工具Workcraft建立Petri网系统模型，然后将该模型转换成等价的MSVL程序，为此本发明给出了分别由Petri网系统的顺序语意、并行语意和最大并行语意指导的三种转换方法；最后使用现有的MSVL支持工具MSV对生成的MSVL程序进行仿真、建模和验证。针对上述转换方法，本发明开发了转换工具PN3MSVL和PN4MSVL，使得工具MSV能够对Petri网系统的各种语意进行分析和验证。本发明解决了现有的Petri网模型检测方法难以充分验证各种语意的完全正则性质的问题。
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公开(公告)号：CN103885771B
公开(公告)日：2017-05-24
申请号：CN201410075155.1
申请日：2014-03-04
Applicant: 西安电子科技大学
IPC: G06F9/44
Abstract: 本发明公开了一种基于局部最小化ROBDD及面积延迟优化的工艺映射的方法，通过ROBDD的域节点来产生部分备选划分，放松非关键路径上的节点延迟来优化面积的工艺映射方法；逻辑优化部分，采用了带共享的最小化Local ROBDD的数据结构，利用ROBDD的域节点及操作提高了电路分解效率，避免了由于枚举所有备选划分而造成的时间和内存的浪费；结构优化部分，改进了经典算法Flowmap为电路中的每个节点进行延迟标记最小化的思想，关键路径上进行min‑height min‑cost覆盖，非关键路径上进行min‑cost覆盖。本发明避免了产生所有备选划分的低效性和延迟与面积相互制约的缺点，满足了现场可编程器件芯片对LUT输入个数的要求，且达到优化电路面积和延迟的目标。
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公开(公告)号：CN103886137B
公开(公告)日：2017-02-08
申请号：CN201410074915.7
申请日：2014-03-03
Applicant: 西安电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种实现现场可编程门阵列快速布局布线的方法，将退火函数应用于现场可编程门阵列FPGA布局的温度更新；采用了重复退火过程，得到每一次退火过程所能找到的最好解current_best，然后进行下一次退火过程；采用了考虑负载平衡的初始化布线方法，假设P为处理器个数，则创建P个线程，并将芯片分为P个区域，将信号分区域地划分到每个线程的任务集；采用了多线程并行执行布线迭代，P个线程根据并行化的A*寻址算法并发地为各自任务集中每个信号寻找当前最合适的路径进行布线；采用重布线拥挤信号的方法，完成一次布线迭代。本发明实现了对布线过程的加速，使得最终电路的延时和线长两个重要性能指标基本不变的情况下，布局布线速度有了显著加快。
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Patent Agency Ranking
公开(公告)号：CN103914587B
公开(公告)日：2017-01-25
申请号：CN201410074911.9
申请日：2014-03-03
Applicant: 西安电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种基于模拟退火/回火现场可编程门阵列布局的方法，采取混合模拟退火和模拟回火的方法。首先使用传统模拟退火方法，得到模拟退火所能找到的最好解current_best，并记录当解的接受率为44%时的温度temp44，建立从temp44到冰点温度的适宜的温度梯度{t1,t2,…,tm}，然后根据该温度梯度开始模拟回火方法，在这个过程中如果碰到了比current_best更好的解，用该解替换current_best，最终得到的current_best即为需要的最优解。将本发明公开的基于模拟退火/回火现场可编程门阵列布局的方法应用于支持FPGA（Field Programmable Gate Array）现场可编程门阵列开发的EDA软件的布局工具，最终得到的布局结果稳定性好，同时能提高电路的质量，降低关键路径上的延时，改善最终的布线线长。
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公开(公告)号：CN103885796B
公开(公告)日：2016-11-30
申请号：CN201410074912.3
申请日：2014-03-03
Applicant: 西安电子科技大学
IPC: G06F9/445
Abstract: 一种基于脚本工具的软件动态部署方法，其包括：S1提供一服务器，所述服务器加入新软件时，服务器端启动脚本自动生成程序并运行所述软件，所述自动脚本生成程序监控并记录安装过程中鼠标点击的控件句柄，并生成安装所述软件时的鼠标点击的脚本文件，且所述服务器设有数据库，所述脚本文件存入所述数据库中，且所述数据库还存有所述软件的基本信息；S2提供至少一个客户端，所述客户端检测目标机器物理环境配置并生成硬件信息记录文档并发送至服务器；S3服务器端将接收客户端发送来的硬件信息记录文档，并写入数据库；S4服务器选择软件与客户端并将待部署软件发送至客户端；S5若部署成功，则软件动态部署过程结束，若部署失败，则启动补偿策略。
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公开(公告)号：CN104657542A
公开(公告)日：2015-05-27
申请号：CN201510040674.9
申请日：2015-01-27
Applicant: 西安电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种基于MSVL的Petri网模型检测方法，首先利用现有的建模工具Workcraft建立Petri网系统模型，然后将该模型转换成等价的MSVL程序，为此本发明给出了分别由Petri网系统的顺序语意、并行语意和最大并行语意指导的三种转换方法；最后使用现有的MSVL支持工具MSV对生成的MSVL程序进行仿真、建模和验证。针对上述转换方法，本发明开发了转换工具PN3MSVL和PN4MSVL，使得工具MSV能够对Petri网系统的各种语意进行分析和验证。本发明解决了现有的Petri网模型检测方法难以充分验证各种语意的完全正则性质的问题。
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公开(公告)号：CN103916327A
公开(公告)日：2014-07-09
申请号：CN201410106285.7
申请日：2014-03-21
Applicant: 西安电子科技大学
IPC: H04L12/803 , H04L29/08
Abstract: 一种HP2P网络负载平衡的方法，其包括，HP2P网络群间负载平衡的方法，通过群分裂以及群在网络地址空间的移动来实现群之间的负载转移，并通过新节点加入负载较大的群诱导群发生分裂和合并从而使得负载较大的地址空间群数目较多，负载较小的地址空间群数目较少；HP2P网络群内负载平衡的方法，通过超级节点对群内负载有效的调度，使群内负载率较低的节点找到群内负载率较高的节点。
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公开(公告)号：CN103455362A
公开(公告)日：2013-12-18
申请号：CN201310454977.6
申请日：2013-09-27
Applicant: 西安电子科技大学
IPC: G06F9/45
Abstract: 本发明公开了一种硬件语言自动转换系统，所述转换系统包括词法分析模块，将字符序列转换为tokens，所述字符序列包括Verilog语言中的关键字、标识符、常数、字符串、运算符以及注释符；语法分析与语义检查模块，其中，语法分析基于Bison中规定的Verilog语言的语法规则，识别出Verilog程序中的表达式、语句、过程快、模块等结构，语义检查在语法分析的同时进行；中间表示存储，将得到Verilog源文件的各种结构体，以模块为单位作为中间表示；转换模块，根据Verilog语言与MSVL语言之间的语言转换规则将Verilog语言转换成MSVL语言。
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