-
公开(公告)号：CN109714145B
公开(公告)日：2021-09-21
申请号：CN201811646214.0
申请日：2018-12-29
Applicant: 杭州迪普科技股份有限公司
IPC: H04L7/00
Abstract: 本申请提供一种多通道数据对齐的方法及装置，该方法包括：获取第一采样数据和目标数据通道的第一传输数据，确定所述第一采样数据和所述第一传输数据是否比对成功，并在比对成功时确定所述第一传输数据的时延；获取第二采样数据和所述目标数据通道的第二传输数据，并依据所述时延检查所述第二采样数据和所述第二传输数据是否比对成功；如果所述第二传输数据和所述第二采样数据比对失败，控制所述目标数据通道的高速串行收发器移位，并返回获取所述第一采样数据和所述第一传输数据的步骤；如果所述第二传输数据和所述第二采样数据比对成功，可基于所述时延输出所述目标数据通道的传输数据。本申请可有效地实现多通道数据对齐。
-
公开(公告)号：CN110120956B
公开(公告)日：2021-06-29
申请号：CN201910453607.8
申请日：2019-05-28
Applicant: 杭州迪普科技股份有限公司
Abstract: 本申请供一种基于虚拟防火墙的报文处理方法及装置，应用于虚拟防火墙中，所述方法包括：获取接收到的待处理报文携带的五元组信息和虚拟防火墙标识；在会话表中查找五元组信息和虚拟防火墙标识；若未查找到，则确定待处理报文的转发信息后，确定虚拟防火墙标识对应的虚拟防火墙是否达到对应的新建会话速率阈值；若确定虚拟防火墙标识对应的虚拟防火墙达到新建会话速率阈值，则在会话表中建立携带丢弃标识、且与五元组信息、虚拟防火墙标识、转发信息对应的第一会话，丢弃标识用于指示对后续匹配第一会话的报文进行丢弃处理；丢弃待处理报文。应用本申请的实施例，可以大大降低影响各个虚拟防火墙的新建会话速率，提升防火墙的整体性能。
-
公开(公告)号：CN109905320A
公开(公告)日：2019-06-18
申请号：CN201910137646.7
申请日：2019-02-25
Applicant: 杭州迪普科技股份有限公司
IPC: H04L12/709 , H04L12/741 , H04L12/801
Abstract: 本申请提供一种聚合端口的报文分配方法和装置。对于聚合端口，通过轮询的方式为不同的报文分配成员端口，如果端口可用，则新建会话记录报文与成员端口的对应关系，以便后续端口分配。采用本申请的技术方案，不需要计算Hash值，有助于提高处理速度，且本申请避免了Hash碰撞可能导致的流量分担不均的问题，避免了由此导致的数据丢包。
-
公开(公告)号：CN109165185A
公开(公告)日：2019-01-08
申请号：CN201811160054.9
申请日：2018-09-30
Applicant: 杭州迪普科技股份有限公司
IPC: G06F13/42
Abstract: 本申请提供一种基于FPGA的PCIe信号的转换方法及装置，所述方法包括：现场可编程门阵列FPGA通过PCIe总线接收中央处理器CPU发送的PCIe信号；所述FPGA将所述PCIe信号转换为与终端协议相匹配的第一数据信息；所述FPGA将所述第一数据信息发给终端；和/或，所述FPGA接收所述终端发送的第二数据信息；所述FPGA将所述第二数据信息转换为对应的PCIe信号；所述FPGA将所述PCIe信号发送给所述CPU；以此通过协议转换的形式，可完成CPU与不同协议的终端进行交互。
-
公开(公告)号：CN108595353A
公开(公告)日：2018-09-28
申请号：CN201810312335.5
申请日：2018-04-09
Applicant: 杭州迪普科技股份有限公司
IPC: G06F13/28
Abstract: 本申请提供一种基于PCIe总线的控制数据传输的方法，其特征在于，所述方法应用于具有直接内存存取控制器DMAC模块的FPGA，所述FPGA通过PCIe总线与计算机的CPU连接，该方法包括：DMAC模块接收所述CPU发送的直接内存存取DMA指令；获得所述DMA指令中指定的外部设备的信息，并将获得的信息发送至FPGA的转换模块，以使转换模块根据该获得的信息，确定所述外部设备的状态、及连接所述外部设备与FPGA的目标总线的状态；在接收到转换模块根据确定的状态发出的响应后，获取PCIe总线控制权，并使用PCIe总线控制权，根据所述DMA指令，控制FPGA与计算机的内存进行数据传输。应用本申请方案，在FPGA中加入DMAC模块控制PCIe总线的数据传输过程，减轻CPU的符合。
-
Patent Agency Ranking
公开(公告)号：CN107743101A
公开(公告)日：2018-02-27
申请号：CN201710880563.8
申请日：2017-09-26
Applicant: 杭州迪普科技股份有限公司
IPC: H04L12/937
Abstract: 本发明提供一种数据的转发方法及装置，方法包括：若第一存储模块需要转发数据，则通过第一存储模块向控制模块发送请求指令；若控制模块接收到请求指令，则通过控制模块为第一存储模块对应的第一入端口确定第一出端口及第一索引值；通过控制模块向第一存储模块发送携带第一索引值的响应指令；若第一存储模块接收到响应指令，则通过第一存储模块向控制模块发送需要转发的数据及第一索引值；通过控制模块基于第一索引值确定第一出端口；通过控制模块向第一出端口对应的第二存储模块转发数据。应用本发明实施例，多个数据转发的处理过程可以通过控制模块实现并行处理，大大提高了FPGA芯片的整体处理性能，处理效率高。
-
公开(公告)号：CN109388597B
公开(公告)日：2020-06-09
申请号：CN201811160055.3
申请日：2018-09-30
Applicant: 杭州迪普科技股份有限公司
IPC: G06F13/20
Abstract: 本申请提供一种基于FPGA的数据交互方法及装置，所述方法包括：FPGA模块内的虚拟P2P桥接收第一终端发送的TLP类型的数据包，并将数据包存储于缓存单元中；FPGA模块内的业务单元对数据包进行解析，获取数据包对应的目的终端地址和地址路由，以及根据目的终端地址确定第二终端；判断第二终端与FPGA模块连接的总线的状态；当确定总线的状态处于空闲状态时，从缓存单元中读取数据包，并将数据包通过虚拟P2P桥发送给第二终端。
-
公开(公告)号：CN107911317B
公开(公告)日：2020-05-12
申请号：CN201711236483.5
申请日：2017-11-30
Applicant: 杭州迪普科技股份有限公司
IPC: H04L12/911
Abstract: 本申请提供一种报文调度方法，所述方法包括：接收输入接口发送的报文写入请求，所述报文写入请求携带报文长度信息；根据所述报文写入请求携带的报文长度信息以及存储单元使用情况为输入接口分配存储单元，并记录下所述分配的存储单元的首地址；根据所述分配的存储单元的首地址，将接收到的所述输入接口输入的报文写入所述分配的存储单元；从写入所述分配的存储单元的报文中提取报文特征信息；根据所述提取的报文特征信息，按照预设的调度规则为所述报文指定输出接口；根据所述分配的存储单元的首地址，从所述分配的存储单元中读取所述报文，并将所述报文通过所指定的输出接口发送。
-
公开(公告)号：CN110413471A
公开(公告)日：2019-11-05
申请号：CN201910690015.8
申请日：2019-07-29
Applicant: 杭州迪普科技股份有限公司
IPC: G06F11/263 , G06F11/273
Abstract: 本申请提供一种FPGA内部信号数据获取方法、系统，所述方法包括：调试设备接收用户输入的信号采集指令，以及信号采集触发条件，将所述信号采集指令，以及所述信号采集触发条件发送至待测设备；待测设备中FPGA根据所述信号采集指令，确定FPGA内部目标信号；根据所述信号采集触发条件，对所述目标信号对应的信号数据进行采集；调试设备通过所述通用接口获取所述信号数据。如此避免了使用单一JTAG接口的限制，降低了对FPGA进行实时的分析和调试的难度，且可以实现远程对FPGA进行实时的分析和调试。
-
公开(公告)号：CN110297732A
公开(公告)日：2019-10-01
申请号：CN201910514350.2
申请日：2019-06-14
Applicant: 杭州迪普科技股份有限公司
IPC: G06F11/22 , G06F11/263
Abstract: 本申请提供一种FPGA状态的检测方法及装置。一种FPGA状态的检测方法，包括：当通过FPGA任一接收端口接收到报文时，为所述报文分配存储地址；统计所述存储地址的被占用时长；判断所述存储地址的被占用时长是否超过预设阈值；若所述存储地址的被占用时长超过预设阈值，检测所述存储地址是否被释放；若所述存储地址未被释放，确定所述FPGA状态异常。
-
-
-
-
-
-
-
-
-
Search Results
36
records
(took 0.034 seconds)
