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公开(公告)号：CN110945853B
公开(公告)日：2022-06-21
申请号：CN201880036644.2
申请日：2018-12-07
Applicant: 北京大学深圳研究生院 , 国家数字交换系统工程技术研究中心
IPC: H04L67/10 , H04L67/1097 , H04L41/044 , H04L41/00
Abstract: 本发明适用于区块链技术改进领域，提供了基于联盟链投票共识算法产生及管理多模标识网络的方法，所述方法包括以下步骤：S1、利用区块链技术将网络中的内容进行标识、寻址生成多模标识网络；S2、将多模标识网络进行域划分构成层级化区块系统并通过PoV投票共识算法对每个区块系统进行管理；S3、多模标识网络根据区块链架构形成多模标识网络系统；S4、利用联盟链的共识算法对多模标识网络系统进行全网共识管理。引入多层次、分片化的区块链模型架构从而大幅度提高了系统的处理性能。各层级内的区块链网络节点都可以通过相应域内的管家节点以及委员节点快速访问其余各层区块链的相关路由信息。
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公开(公告)号：CN111512332A
公开(公告)日：2020-08-07
申请号：CN201980005054.8
申请日：2019-02-20
Applicant: 北京大学深圳研究生院 , 佛山赛思禅科技有限公司 , 深圳赛思鹏科技发展有限公司
Abstract: 本发明适用于网络构建技术改进领域，提供了一种联盟链共识下满足分区容忍性的拓扑构造方法，包括：S1、将联盟链共识机制与网络拓扑结构相结合使联盟链共识在概率上满足分区容忍性；S2、将系统的分区容忍性抽象为一类可收敛的Markov过程并获取系统的稳态概率；S3、估算故障信道数量一定时发生分区故障且不满足一致性或可用性的概率及最小修复时间，得到系统的分区容忍概率及平均最小修复时间；S4、根据得到的分区容忍概率及平均最小修复时间分析不同网络拓扑结构下的资源开销和分区容忍性，为不同需求的联盟链共识构造规模适合、分区容忍性高的网络拓扑结构。能够实现CAP三个因素的共存，具有很高的现实意义。
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公开(公告)号：CN111418192A
公开(公告)日：2020-07-14
申请号：CN201980005059.0
申请日：2019-02-21
Applicant: 北京大学深圳研究生院 , 国家数字交换系统工程技术研究中心
IPC: H04L12/721 , H04L29/12
Abstract: 本发明适用于网络技术改进领域，提供了一种基于坐标映射的多模标识网络寻址方法，包括：S1、通过对网络中的每个节点赋予三维球坐标，将具有无标度性的多模标识网络映射到一个三维双曲空间中；S2、报文的发送者将将其目的地的节点坐标附于每段报文中；S3、路由节点在转发报文时，计算目的地与每个相邻节点之间的双曲距离，并选取最小者作为转发对象。该算法依赖的全局信息较少，且计算简单，易于在本地完成，由此提高了对大规模网络的适应性。
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Patent Agency Ranking
公开(公告)号：CN102054109B
公开(公告)日：2014-03-19
申请号：CN201010622446.X
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为描述集成电路算法的数据控制流图，再转换为相应的算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路逻辑描述的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流生成方法及装置通过对计算机语言程序分析得到其相应的数据相关性、数据可并行性和相应控制信息等，从而生成相应的数据控制流图，帮助硬件工程师进行硬件设计。
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公开(公告)号：CN102129495B
公开(公告)日：2012-10-24
申请号：CN201110053883.9
申请日：2011-03-07
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种降低可重构算子阵列结构功耗的方法。其中，该可重构算子阵列结构包括至少一个可重构算子，所述可重构算子按列分布式排列，则本发明的方法包括：生成可重构算子阵列结构的可执行文件；根据配置信息对可重构算子阵列结构进行低功耗配置；对进行低功耗配置后的阵列结构进行功耗分析，如果所述阵列结构的功耗满足设计要求，则将所述可执行文件加载至所述阵列结构并进行调试，如果功耗不满足设计需求，则对所述阵列结构进行功耗优化处理。本发明的方法通过对阵列结构进行低功耗配置，从而降低该阵列结构的功耗，如果该阵列结构仍不满足设计要求，则再通过对该阵列结构进行功耗优化，来降低该阵列的系统级功耗。
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公开(公告)号：CN102184274A
公开(公告)日：2011-09-14
申请号：CN201110053618.0
申请日：2011-03-07
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明一种可重构算子，包括功耗控制模块，功耗控制模块用于对可重构算子的功耗进行控制；功耗控制模块可以根据可重构算子的功能单元不实现任何具体功能时，对可重构算子的供电情况进行控制，或者在可重构算子实现某种具体的功能时，根据可重构算子处理数据的连续性，对输出数据进行控制，以达到降低功耗的目的。本发明还公开了一种包括所述可重构算子的集成电路。本发明还根据可重构算子进行功耗控制的原理提炼出一种用于降低可重构算子功耗的方法。
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公开(公告)号：CN102054107A
公开(公告)日：2011-05-11
申请号：CN201010619832.3
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对该数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的算子时空图生成方法及装置通过根据数据控制流中数据流的数据相关性将其展开，并调用算子将数据控制流图转换为算子时空图，根据本方法得到的电路，不仅版图规整性加强，并且能够实现低功耗的优化设计。
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公开(公告)号：CN101848392A
公开(公告)日：2010-09-29
申请号：CN201010172984.3
申请日：2010-05-07
Applicant: 北京大学深圳研究生院
Abstract: 本发明涉及一种视频编解码装置，包括整数变换和反变换的实现装置；所述整数变换和反变换的实现装置包括相互连接交换数据的组合运算单元和存储转置单元，以及控制所述组合运算单元和存储转置单元协调工作的控制器；所述组合运算单元包括相互连接交换数据的矩阵乘法单元和数据处理单元；所述矩阵乘法单元用于三种基本的对称矩阵的矩阵运算。本发明将整数变换和整数反变换中两类不同的(8×8)×(8×1)的矩阵运算裂解成统一的两个(2×2)×(2×1)的矩阵运算和一个(4×4)×(4×1)的矩阵运算，乘法运算减少了67.5％，加(减)法运算减少了50％，既可以实现整数变换，又可以实现整数反变换，节约了硬件资源，并且具有极大的通用性和可扩展性。
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